強(qiáng)化無線通信濾波效果 連續(xù)時(shí)間ΔΣ調(diào)制器受矚目

連續(xù)時(shí)間Σ-Δ調(diào)制器(Continuous-Time ΔΣ Modulator)先天上具有對輸入信號濾波的效果，可降低前級濾波器設(shè)計(jì)復(fù)雜度，并提升信號質(zhì)量，因而成為現(xiàn)今無線通信系統(tǒng)接收機(jī)(Receiver)設(shè)計(jì)的常用方案。

無線技術(shù)目前已廣泛應(yīng)用于人類的生活中，低功率無線收發(fā)器(Ultra-Low-Power Wireless Transceiver)更是無線通信電路發(fā)展的重要關(guān)鍵。目前接收(Receiver)中的模擬數(shù)字轉(zhuǎn)換器(ADC)普遍提出的架構(gòu)，皆以低通Σ-Δ調(diào)制器(Low-pass Delta-Sigma Modulator)為主(圖1)，信號經(jīng)過帶通濾波器(BPF)、低噪聲放大器(LNA)，再經(jīng)由混頻器(Mixer)做降頻的動作，接著在基帶(Baseband)做數(shù)字化處理。

圖1 傳統(tǒng)接收器架構(gòu)圖

Σ-Δ模擬數(shù)字轉(zhuǎn)換器(Delta-Sigma Analog-to-Digital Converter)一直以來是一個(gè)可以得到高分辨率(Resolution)的電路架構(gòu)，其中連續(xù)時(shí)間Σ-Δ調(diào)制器(Continuous-Time Delta-Sigma Modulator, CTDSM)因先天上具有對輸入信號濾波的效果，使前級濾波器在設(shè)計(jì)需求上可以比較寬松，因此CTDSM成為在設(shè)計(jì)接收機(jī)時(shí)，常被使用的要素之一。當(dāng)然此類的ADC設(shè)計(jì)上有許多地方須要注意，現(xiàn)今仍有諸多文獻(xiàn)在這個(gè)領(lǐng)域有不少著墨，以致力于低功耗、寬帶的CTDSM設(shè)計(jì)。

本文主要分成兩大部分，第一部分為過采樣ADC的基本運(yùn)作原理介紹，第二部分則針對現(xiàn)今文獻(xiàn)在CTDSM所提出的技術(shù)，做一些簡單的介紹。

采樣/量化影響ADC信號準(zhǔn)確

ADC的運(yùn)作過程主要分為采樣(Sampling)和量化(Quantization)兩大步驟。采樣的動作是將連續(xù)信號轉(zhuǎn)為離散的數(shù)據(jù)，在此過程中，勢必會遇到兩個(gè)問題，第一是如何確定取得的結(jié)果為所需要的信號;第二是要多快的采樣頻率才夠準(zhǔn)確。

由頻率圖(圖2)的結(jié)果可以發(fā)現(xiàn)，第一，為了確保采樣信號確實(shí)是我們要的，一般會先經(jīng)過抗混疊濾波器(Anti-Alias Filter)來過濾不要的信號;第二，經(jīng)過采樣后，若信號帶寬超過fs/2的話，那數(shù)據(jù)會互相重迭導(dǎo)致失真發(fā)生，如同尼奎斯特準(zhǔn)則(Nyqusit-Sample-Theorem)中所述，采樣頻率至少必須大于兩倍數(shù)據(jù)帶寬。

圖2 采樣頻譜圖

量化的動作是將連續(xù)的振幅轉(zhuǎn)為離散數(shù)值，而量化中產(chǎn)生的誤差會影響準(zhǔn)確度(圖3(a))，假設(shè)輸入的信號為一個(gè)三角波(Ramp Signal)，則量化誤差會呈現(xiàn)鋸齒波(圖3(b))，并分布在±0.5Δ內(nèi)(表示Δ量化階的差值);如果輸入沒有造成超負(fù)荷(Overload)，則量化誤差可以視為一個(gè)均勻分布的函數(shù)，其機(jī)率密度函數(shù)ρ(e)如圖4所示，其平均值(Mean Value)為0，量化誤差的功率等于其變異值(Variance)，可表示為：

圖3 (a)3位的轉(zhuǎn)移函數(shù)、虛線為三角波輸入，(b)對應(yīng)之量化誤差

圖4 量化誤差的機(jī)率密度函數(shù)

......公式1

接著為了求ADC的信噪比(SNR)，必須要知道信號的功率。若輸入一個(gè)弦波到一個(gè)輸出為N個(gè)位的ADC，在轉(zhuǎn)換器未達(dá)超負(fù)荷的前提下，輸入弦波的最大振幅為A，則A滿足：

......公式2

所以輸入的功率可以表示為：

......公式3

因此SNR的最大值可以表示為：

......公式4

根據(jù)上述公式，每增加一個(gè)位可以增加6dB，所以對于一個(gè)高分辨率的ADC，則實(shí)際上需要一個(gè)N位的輸出，這在實(shí)作上將難以達(dá)成，因此后來提出過采樣(Oversampling)的方式來改善這個(gè)問題。

搭配噪聲整形 過采樣可減少誤差

上述在ADC滿足采樣頻率為信號帶寬兩倍的，屬于尼奎斯特型(Nyquist Rate) ADC(圖5(a))。過采樣的意思即是采樣頻率大于兩倍的帶寬，這時(shí)候可以定義一個(gè)參數(shù)是過采樣比例(Over-Sampling-Ratio, OSR)為：

1)>

圖5 (a)量化誤差功率分布(OSR=1)，(b)量化誤差功率分布(OSR>1)

(FB為信號的帶寬)............................公式5

假設(shè)量化誤差為白噪聲(White Noise)，即它的功率為均勻地分布在Fs/2之間(圖6(b))，則它的功率譜密度(Power-Spectral-Density)為：

圖6 (a)三角積分器示意圖;(b)輸入X(z)頻譜圖;(c)量化誤差E(z)頻譜圖;(d)輸出Y(z)頻譜圖

......公式6

則于信號帶寬(FB)內(nèi)的總量化誤差功率PNoise,OSR為：

......公式7

因此SNROSR的最大值可以表示為：

......公式8

由上述公式可以知道，固定信號帶寬下，每兩倍OSR(即Fs兩倍)僅增加3dB(0.5個(gè)位)。由結(jié)果可以發(fā)現(xiàn)，僅增加OSR所獲得的好處并不大，因此一般會進(jìn)一步配合噪聲整形(Noise-Shaping)的技巧。

Σ-Δ調(diào)制器改善量化誤差

三角積分器本身即同時(shí)采用過采樣及噪聲整形兩項(xiàng)技巧，噪聲整形即利用相減(Delta, Δ)和積分(Sigma, Σ)組合而成(圖6(a))。則量化誤差E(z)所經(jīng)過的轉(zhuǎn)移函數(shù)(Noise-Transfer-Function, NTF)為：

......公式9

則輸入信號X(z)所經(jīng)過的轉(zhuǎn)移函數(shù)(Signal-Transfer-Function, STF)為：

.....公式10

由上面兩個(gè)公式可以發(fā)現(xiàn)，當(dāng)選擇H(z)為一個(gè)高直流增益的低通濾波器時(shí)，噪聲轉(zhuǎn)移函數(shù)則為一個(gè)高通濾波器函數(shù)，代表本來為白噪聲分布的量化噪聲E(z)會經(jīng)過高通濾波器塑型;而信號轉(zhuǎn)移函數(shù)則為一個(gè)低通濾波器函數(shù)，代表在低頻時(shí)，輸入信號X(z)經(jīng)過增益為一的輸入轉(zhuǎn)移函數(shù)到輸出。而同時(shí)因?yàn)椴捎眠^采樣，所以信號帶寬相對于采樣頻率小很多，即大部分的量化誤差都被塑型到信號帶寬(FB)外面，所以帶寬內(nèi)的量化誤差被大幅度的減少。

因此，調(diào)制器的輸出Y(z)包含輸入信號即經(jīng)過塑型的量化誤差ESHAPE(z)(圖6(b)(c)(d))。最后依據(jù)環(huán)路濾波器(Loop-Filter)為離散型H(z)或連續(xù)型H(s)，可分為連續(xù)型或離散型Σ-Δ調(diào)制器。一個(gè)環(huán)路濾波器階數(shù)為L的Σ-Δ調(diào)制器，其SNRDSM的最大值可以表示為：

......公式11

由上面公式可以知道，固定信號帶寬下，每兩倍OSR可以增加(6L+3)dB，假設(shè)一個(gè)三階的環(huán)路濾波器，則可以增加21dB，相對于只有做過采樣，可多得到18dB(三個(gè)位)。

低功率CTDSM適用于無線通信系統(tǒng)

以下將針對連續(xù)型三角積分器中各個(gè)子區(qū)塊做說明。在過采樣Σ-Δ調(diào)制器中，架構(gòu)上可以分成兩種形式，一種是離散時(shí)間Σ-Δ調(diào)制器(Discrete-time Delta-sigma Modulator, DTDSM)，另一種則是CTDSM。由于架構(gòu)先天上的優(yōu)勢，CTDSM比起DTDSM更適用于高速、寬帶的應(yīng)用;但是隨著帶寬需求的增加，采樣頻率(Fs)也會隨著增加，伴隨而來的就是更高的功率消耗，主要可以分幾個(gè)部分來說明。

首先，因?yàn)閹挼脑黾?，使得用來?shí)現(xiàn)CTDSM中環(huán)路濾波器的運(yùn)算放大電路，需要更高的單位增益帶寬(Unit Gain Bandwidth)，這樣的需求也同時(shí)伴隨著更高的功率消耗;另一方面，因?yàn)橛糜贑TDSM中的量化器，是操作在采樣頻率的速度，因此隨著采樣頻率的增加，也會使得量化器為了達(dá)到速度的需求，須要消耗更多的電流來壓低運(yùn)算時(shí)間。

在高規(guī)格的CTDSM中，為了增加回授路徑上之?dāng)?shù)字模擬轉(zhuǎn)換器(Digital to Analog Converter, DAC)的線性度，常會使用數(shù)據(jù)加權(quán)平均(Data Weighted Averaging, DWA)的方法，來降低DAC中各個(gè)單位Cell之間不匹配所造成的Harmonic Tone。

再者，由于整個(gè)CTDSM是一個(gè)負(fù)反饋的閉回路系統(tǒng)，這使得每一筆從量化器輸出的數(shù)據(jù)，都需要在小于一個(gè)、甚至是半個(gè)采樣周期的時(shí)間回授到CTDSM的輸入，系統(tǒng)才會穩(wěn)定，也就是整個(gè)信號路徑包含環(huán)路濾波器、量化器以及DWA所貢獻(xiàn)的延遲，須要壓在半個(gè)周期(0.5/Fs)內(nèi)完成。

當(dāng)環(huán)路濾波器以及量化器都會貢獻(xiàn)一定程度上的延遲時(shí)，DWA電路就須要操作在更高的速度，使其所貢獻(xiàn)的延遲更小，保持CTDSM系統(tǒng)的穩(wěn)定，但是更高速的操作，就代表需要更多的功率消耗。

最后，就是延遲回路(Excess Loop Delay, ELD)的補(bǔ)償。因?yàn)檎麄€(gè)閉回路系統(tǒng)上的電路所貢獻(xiàn)的延遲時(shí)間，相較于采樣頻率是不可忽略的，因此這樣額外的延遲等效上就是在系統(tǒng)上增加額外的極點(diǎn)，使得系統(tǒng)穩(wěn)定度下降。

為了補(bǔ)償這個(gè)不理想性，高速的CTDSM通常需要額外的補(bǔ)償路徑，使系統(tǒng)可以正常的操作，而這個(gè)額外的補(bǔ)償路徑通常需要額外的DAC甚至是額外的運(yùn)算放大器來實(shí)現(xiàn)信號相加減的運(yùn)算，這都使得高速CTDSM比起低速的CTDSM，須消耗更多的硬件以及功耗。

但是，如果希望在CTDSM應(yīng)用于無線通信系統(tǒng)中，功耗就必須壓低，基于這樣的需求，有許多技術(shù)被提出來降低CTDSM中各部分的功率消耗。

基本上CTDSM系統(tǒng)架構(gòu)可以簡單分為幾個(gè)電路區(qū)塊，主要的電路區(qū)塊包含環(huán)路濾波器、DAC、量化器(Quantizer)和DWA(圖7)。

圖7 CTDSM基本架構(gòu)

Gm-C/VCO/Twin-T降低環(huán)路濾波器功耗

通常在CTDSM中，如果希望壓低量化誤差，其中一個(gè)方法就是增加環(huán)路濾波器的階數(shù)，階數(shù)越高，對帶寬內(nèi)量化誤差的壓抑效果就越好，但是伴隨而來的就是要采用更多的運(yùn)算放大器來實(shí)現(xiàn)積分電路，以達(dá)到所需環(huán)路濾波器的方程式。

通常積分器的實(shí)現(xiàn)都是采用Active-RC架構(gòu)，環(huán)路濾波器的階數(shù)多增加一階，就須要多增加一個(gè)Active-RC電路來實(shí)現(xiàn)積分電路;再者，用于Active-RC電路中的運(yùn)算放大器是屬于閉回路應(yīng)用(Active-RC中的C，通常連接于運(yùn)算放大器的輸入與輸出，形成負(fù)回授)，所以此運(yùn)算放大器的單位增益帶寬必需是采樣頻率的兩到三倍，系統(tǒng)才會穩(wěn)定。

基于這個(gè)考慮，有些高速的應(yīng)用，就會適當(dāng)?shù)囊隚m-C架構(gòu)來實(shí)現(xiàn)積分電路，因?yàn)镚m-C電路中，Gm的實(shí)現(xiàn)是屬于開回路的實(shí)現(xiàn)方式(Gm的輸入與輸出點(diǎn)之間并無回授路徑)，因此對于用來實(shí)現(xiàn)Gm電路的單位增益帶寬之需求就比較低，也就使得Gm-C的架構(gòu)可以使用比較少的功耗，實(shí)現(xiàn)出相同的環(huán)路濾波器轉(zhuǎn)換方程式。

然而，Gm-C的架構(gòu)因?yàn)槭情_回路架構(gòu)，所以比起Active-RC的架構(gòu)，線性度較差，Gm-C架構(gòu)所貢獻(xiàn)的電路噪聲也較Active-RC大。因此，Gm-C電路通常只能取代環(huán)路濾波器中部分的積分器;而在CTDSM中信號擺伏比較大的地方或是CTDSM的輸入端，這些對線性度以及信雜比要求較高，通常還是會采用Active-RC的架構(gòu)。

Gm-C的架構(gòu)比起Active-RC架構(gòu)還有一個(gè)缺點(diǎn)，一般Active-RC架構(gòu)因?yàn)槭秦?fù)回授架構(gòu)，所以會有虛短路(Virtual Short)點(diǎn)可以將輸入信號以及回授信號做相加減;但是，因Gm-C電路比較屬于開回路架構(gòu)，并沒有明顯的虛短路點(diǎn)可以做信號相加減，因此在環(huán)路濾波器架構(gòu)的選取上，比起用Active-RC的方式實(shí)現(xiàn)，就會比較受限。

另一方面，為了提升環(huán)路濾波器的階數(shù)，同時(shí)希望達(dá)到低功耗，有些方案會適當(dāng)?shù)囊腚妷嚎刂剖秸袷幤?VCO)電路，以同時(shí)達(dá)到一階積分效果以及量化的功能。正因?yàn)閂CO這項(xiàng)將兩者功能合而為一的特性，因此能夠有效地降低功率消耗。

至于為什么VCO就可以將積分和量化兩項(xiàng)功能合而為一，主要是因?yàn)閂CO在時(shí)域上的操作是依據(jù)輸入電壓的不同。VCO電路會振蕩在不同的頻率，而頻率的積分會是相位，因此，只要用一個(gè)具有固定相位的信號，和VCO的輸出信號做比較，就可以得到VCO在一個(gè)采樣周期內(nèi)的相位變化量。等效上就是得到對輸入信號積分一個(gè)周期后的變化量，這樣不但可以使得輸入電壓因?yàn)橥ㄟ^VCO的關(guān)系有積分效果，并且輸入電壓因?yàn)閂CO也會對應(yīng)到相位信息。

透過和固定相位的參考頻率做比較(通常通過簡單的D Flip-Flop就可以實(shí)現(xiàn)以及固定頻率的頻率)，可以得到相位是領(lǐng)先或是落后的信息。而得到量化過后的結(jié)果，也就是說藉由VCO電路，可以同時(shí)實(shí)現(xiàn)積分以及量化運(yùn)算，亦即把積分器以及量化器合而為一，達(dá)到降低功耗的目標(biāo)。

由以下VCO簡單的公式推導(dǎo)，可以了解到VCO電路在頻域上，的確具有一階積分的效果：

......公式12

Ko:振蕩頻率的增益

fVCO:VCO的振蕩頻率

out:VCO的輸出相位

Vin:VCO的輸入電壓(控制電壓)

此應(yīng)用的VCO電路通常使用環(huán)形振蕩器(Ring Oscillator)(圖8)，因?yàn)榄h(huán)形振蕩器可以提供多相位，也就是可以將相位的變化量，區(qū)分為更多的狀態(tài)，等效出多位(多位)量化器的效果，壓抑量化誤差。然而，因?yàn)槭遣捎铆h(huán)形振蕩器，壓控環(huán)形振蕩器的線性調(diào)變范圍很小，因此如果設(shè)計(jì)不好，很容易產(chǎn)生額外的Harmonic Tone，這是此一架構(gòu)的缺點(diǎn)。

圖8 多級環(huán)形振蕩電路

此外，還有另外一種方法，就是引入雙T型濾波器(Twin-T Filter)(圖9)。此種濾波器的特性就是可以只使用一顆運(yùn)算放大器，配合特別設(shè)計(jì)過的電阻、電容網(wǎng)絡(luò)，即可得到二階的積分效果;換句話說，就是T型濾波器的架構(gòu)可以只使用一顆運(yùn)算放大器，就能實(shí)現(xiàn)出原先需要兩個(gè)Active-RC積分器才能實(shí)現(xiàn)的系統(tǒng)方程式。

圖9　雙T型濾波器

很明顯的，這個(gè)方法可以有效降低運(yùn)算放大器的使用數(shù)量，等效上就是降低環(huán)路濾波器的硬件以及功耗。但是這樣的方法通常因?yàn)橹挥玫揭活w運(yùn)算放大器，就可以實(shí)現(xiàn)兩階積分的方程式，比起原先使用兩個(gè)獨(dú)立積分器來實(shí)現(xiàn)同樣的系統(tǒng)方程式，虛短路的點(diǎn)比較少，而使得在系統(tǒng)參數(shù)的設(shè)系上，會比較受限。設(shè)計(jì)自由度會比使用兩顆單獨(dú)的運(yùn)算放大器還低。

綜合上述各種架構(gòu)做一個(gè)簡單的結(jié)論，一般最常見實(shí)現(xiàn)環(huán)路濾波器的方式是Active-RC架構(gòu)，但是為了更進(jìn)一步降低功耗，所以有許多方案會采用Gm-C、VCO-Based、Twin-T等方式實(shí)現(xiàn)環(huán)路濾波器。圖10對環(huán)路濾波器的實(shí)現(xiàn)方式做了一些簡單的結(jié)論。

圖10　環(huán)路濾波器的各種實(shí)現(xiàn)方法

DWA處理消除DAC非線性

誤差

回授路徑上的DAC，如果是使用多位DAC，則DAC的非線性會限制了CTDSM的信號噪聲失真比(Signal to Noise and Distortion Ratio, SNDR)。DAC的非線性誤差可以被視為一個(gè)除了電路噪聲以外，額外添加的噪聲源，此噪聲正是因?yàn)镈AC中各個(gè)子電路(Unit Cell)之間的不匹配。要解決這個(gè)問題，最直接的方法就是采用單位元的DAC架構(gòu)(1Bit DAC)，因?yàn)橹挥幸粋€(gè)位，就沒有所謂不匹配的問題。

但是采用單位元DAC又會衍生其他問題，例如單位元DAC系統(tǒng)中的積分器相較于多位會比較難設(shè)計(jì);同時(shí)，單位元DAC也對時(shí)序信號抖動(Clock Jitter)此一非理想效應(yīng)更敏感。如果想要使用多位DAC，但是又想要消除非線性度對CTDSM的影響，最常被使用的方式，就是將DAC的輸入數(shù)字碼做適當(dāng)?shù)奶幚?，也就是所謂DWA的處理。

處理的算法基本方向，就是讓不同的DAC Cells平均地被使用。正因?yàn)槊總€(gè)DAC Cells都被平均的使用，所以DAC Cells之間的不匹配效應(yīng)就會受到一定程度的壓抑，而使得整體CTDSM可以有更高規(guī)格的表現(xiàn)。

一般來說，做這樣的信號處理，必須要等到量化器的輸出都已經(jīng)穩(wěn)定，才可以做進(jìn)一步的運(yùn)算。量化器輸出經(jīng)過處理后才會被送到DAC的輸入，因而此一電路在回授路徑上，也會貢獻(xiàn)額外的時(shí)間延遲，使系統(tǒng)容易振蕩，所以在估計(jì)整個(gè)CTDSM的系統(tǒng)穩(wěn)定度時(shí)，須要將此一電路所貢獻(xiàn)的延遲適當(dāng)?shù)乜紤]進(jìn)去。

在DAC電路上，最適合用于高速的架構(gòu)莫過于電流導(dǎo)引(Current Steering)。DAC設(shè)計(jì)上，最大的問題除了線性度以外(通常會配合DWA電路加以解決)，另外就是電路熱噪聲的問題。目前面對電路噪聲問題，最好的解決方法就是拉高DAC電源電壓，使熱噪聲可以降低，此外鮮少有比較好的解決方法。

本篇文章分為主要兩個(gè)部分，在第一部分，介紹了DSM基本的架構(gòu)以及操作原理，包含過采樣(Oversampling)、噪聲整形(Noise Shaping)等概念;第二部分則是更進(jìn)一步介紹了CTDSM各部分子區(qū)塊的電路架構(gòu)，包含環(huán)路濾波器、量化器、DWA電路以及ADC。針對各個(gè)部分，本文亦介紹了許多現(xiàn)今常被使用的技術(shù)以及其優(yōu)缺點(diǎn)。