通過嵌入式存儲器測試和修復解決良品率問題

關鍵字：存儲器測試

系統(tǒng)級芯片(SoC)中存儲器容量的增加以及嵌入式存儲器支配整個裸片良品率的事實，使良品率設計(DFY)面臨日益嚴峻的挑戰(zhàn)，特別是在新興的90nm和65nm半導體技術領域。由于嵌入式存儲器容易產(chǎn)生較高的缺陷率，會對整個芯片良品率和良品率管理產(chǎn)生重要影響，因而DFY成為制造的關鍵問題。

傳統(tǒng)的存儲器測試和修復方法不能有效地管理當前SoC的復雜度和水漲船高的測試成本。為了克服這些挑戰(zhàn)，半導體知識產(chǎn)權(IP)供應商提出了一種稱為IIP(基礎架構IP)的新型IP，IIP的作用就像嵌入芯片內部的微型測試器。

IIP的例子包括用于邏輯和存儲器的內建自測試(BIST)，以及用于嵌入式存儲器的內建修復分析(BIRA)、內建自修復(BISR)和錯誤校正代碼(ECC)。本文將討論這樣一種面向嵌入式存儲器測試和修復的IIP，以及這種IIP如何解決設計和制造過程各個階段的良品率問題。

技術挑戰(zhàn)

摩爾定律引領人們持續(xù)不斷地研究更復雜和更大規(guī)模的設計，工藝節(jié)點正在從130nm、90nm、65nm及以下節(jié)點向更小的硅特征尺寸前進。這些更新的工藝技術造成設計規(guī)則復雜、制造和掩模成本更高。因此，面向如此先進技術的設計團隊需要了解其設計能否在可接受的良品率等級上具有可制造性。

傳統(tǒng)上，良品率問題一直屬于制造團隊的研究范圍，但是，在上述先進工藝技術領域，設計工程師正將注意力轉向芯片設計流程中的可制造性標準。采用新興技術導致良品率下降體現(xiàn)在三個方面：隨機缺陷、系統(tǒng)缺陷和參數(shù)缺陷。解決這些問題的良品率改進方案有很多，貫穿設計到制造的產(chǎn)品流程的各個階段都要進行良品率管理。

這可以分類為對設計進行邏輯添加和物理修正。物理修正的一個例子是良品率驅動的版圖設計，重點是修改影響設計性能并進一步影響整體良品率的版圖設計規(guī)則。邏輯添加對設計添加測試結構以幫助提高制造過程的良品率。測試結構被設計用于檢測器件中因隨機、系統(tǒng)和參數(shù)缺陷造成的各種故障，以及修復嵌入式存儲器中的某些缺陷。

新興技術使單芯片中能夠集成更多的嵌入式存儲器，進而使存儲器成為SoC中占據(jù)支配地位的組成部分，如圖1所示。嵌入式存儲器采用了比芯片上邏輯部分更先進的規(guī)則進行設計，因而缺陷級別更高。存儲器的結構致密，實際上其缺陷密度的代表值是邏輯部分的兩倍。因為IC中包含存儲器和邏輯部分，因此存儲器決定了整個SoC的良品率。修復存儲器中的缺陷，就能夠改善整體良品率并實質性節(jié)省制造成本。

此外，先進技術提供了廣泛的工藝選擇，滿足了在同一設計上具有不同存儲器容量和架構的多種應用(設計)的需要。對于需要存儲器測試和修復方案的多種存儲器架構以及不同冗余配置的設計，這些挑戰(zhàn)增強了對良品率管理的需求。
嵌入式存儲器測試和修復

在嵌入式存儲器中管理良品率的一種方法是在制造修復過程中利用冗余或空閑單元。以歷史的觀點看，嵌入式存儲器一直具有自測試能力，但是不能自修復。近來，嵌入式存儲器因缺陷密度較高，被迫采用冗余單元，就像獨立式存儲器一樣。對給定的存儲器確定足夠及合適類型的冗余單元，需要存儲器設計知識和待選用工藝節(jié)點的歷史故障信息。這本身就是一個挑戰(zhàn)，何況正確的冗余單元并不能解決全部問題。掌握存儲器缺陷檢測和定位的方法并分配冗余單元需要用到缺陷分布的制造知識。

傳統(tǒng)的存儲器測試和修復方法依靠外部存儲器測試器和通用目的冗余分配軟件來修復存儲器，然而，不斷增加的測試成本促使人們開發(fā)嵌入到SoC之中的集成式測試和修復結構。先進的存儲器測試和修復系統(tǒng)通常被嵌入到芯片上以診斷出現(xiàn)故障的存儲器位，并利用存儲器中的冗余資源(行或列或二者都用)修復出現(xiàn)故障的存儲器。

這樣的系統(tǒng)由一個測試和修復處理器以及封包器(嵌入關鍵測試功能)構成，以便與存儲器、儲存存儲器配置標志的熔絲盒以及存儲器本身(包括冗余和非冗余存儲器)接口。處理器具有四個關鍵測試和修復功能：一個BIST引擎用來創(chuàng)建存儲器的特定測試模式；一個BIST診斷引擎用來分析和識別故障；BIRA、修復和冗余分配邏輯算法用來重配置存儲器行；待被做拓撲有效的后修復的列。

STAR存儲器系統(tǒng)采用多種方法修復嵌入式存儲器并實現(xiàn)最佳的制造良品率。圖2所示SoC利用IIP和STAR進行嵌入式存儲器修復。STAR處理器與嵌入式存儲器自動交互作用以測試和診斷每一個存儲器并確定是否可以修復，如果可以修復就生成一個修復標志。邏輯測試器發(fā)起測試和修復操作之后，STAR處理器接管以進行測試、診斷和生成修復標志。

測試器把修復標志傳輸?shù)郊す馊劢z燒斷設備，由它依次燒斷熔絲盒中的熔絲。熔絲盒的內容與修復標志相對應，由STAR處理器加載到相應的存儲器進行修復。因此，IIP徹底地減少了測試成本，并使外部測試資源需求最小化。此外，利用不需要外部激光熔絲燒斷設備的非易失性熔絲，制造成本被降低了。該技術使多次修復成為可能，因而適用于現(xiàn)場級修復，特別適用于用納米技術制成的、更易出現(xiàn)后制造可靠性故障的器件。

隨著設計中存儲器密度的增加，一個設計中就有幾百個存儲器實例，讓一個STAR處理器來驅動所有存儲器的測試和修復是不切實際的，因此，需要一個具有多STAR處理器的先進嵌入式IP解決方案來支持調試、診斷和現(xiàn)場修復。每一個STAR存儲器系統(tǒng)由一個STAR處理器、一定容量的存儲器和一個熔絲盒組成。當前典型的設計需要采用多STAR存儲器系統(tǒng)實例。

多STAR存儲器系統(tǒng)實例如圖3所示，需要彼此之間互連并連接到IEEE 1149.1 JTAG接口，以便外部測試設備在診斷和調試過程中訪問芯片。每一個STAR處理器上的P1500端口采用IEEE提出的IP到IP互連協(xié)議將多STAR存儲器系統(tǒng)實例彼此之間連接起來。然而，這些P1500端口也要連接到芯片的JTAG接口。為了使連接過程自動完成，一個稱為JPC編譯器的JTAG到P1500轉換器的設計已完成。掌握了每一個STAR存儲器系統(tǒng)實例的情況，JPC編譯器就可以生成邏輯把所有P1500端口與外部JTAG接口互連起來。就本質而言，JPC邏輯起到芯片級IP基礎架構“集線器”的作用，圖3所示為具有兩個STAR存儲器系統(tǒng)實例的復合IP(功能和IIP的混合)。先進技術的存儲器缺陷分布隨著位單元更小、版圖更密而發(fā)生變化，Generic March型測試算法不足以處理這些技術中的復雜缺陷。STAR存儲器系統(tǒng)提供增強型March測試算法，覆蓋了單個單元故障、雙單元故障、復雜耦合故障以及多測試模式，從而為存儲器讀寫操作創(chuàng)建專用應力情形。因為缺省算法不足以處理細微工藝變化引起的缺陷，STAR處理器還支持可對系統(tǒng)進行編程的用戶定義算法。為了確保最佳的品質，STAR存儲器系統(tǒng)采用存儲器拓撲不規(guī)則信息來生成最精確的背景模式。

STAR存儲器系統(tǒng)支持彈性修復策略以優(yōu)化制造和現(xiàn)場操作過程中的良品率，制造流程跨越從晶圓探測到最終封裝部件量產(chǎn)的全過程。修復策略描述確定冗余分配和執(zhí)行修復的條件，STAR存儲器系統(tǒng)支持硬修復、組合修復和累積修復。

硬修復需要利用芯片上的永久存儲機制(例如激光熔絲、NV熔絲)以便掉電后保持修復信息。

組合修復結合了硬修復和軟修復的優(yōu)點。軟修復不用熔絲，因而上電后要生成修復標志。因為軟修復在所有測試條件下對所有故障類型的揭示不夠有效，我們建議與硬修復結合使用。因此，組合修復就是工廠中的硬修復和隨后現(xiàn)場的軟修復的結合。

累積修復有助于累積多種測試條件的修復標志以獲得最高的修復效率和最大化地恢復良品率。

嵌入式存儲器測試和修復技術的未來趨勢

隨著半導體技術從130nm、90nm、65nm向更小特征尺寸的變化，缺陷率會更高，引入的新缺陷會更多，缺陷類型更加多變。為了解決缺陷率問題，測試和修復組織機構需要更為智能的方法以及更新的測試和修復方案。新興工藝技術，例如90nm以下工藝，會造成泄漏急劇增加，因而需要專用泄漏屏蔽措施來實現(xiàn)更高的品質。隨著缺陷密度的增加，更密密集的存儲器需要額外的冗余資源(行和列冗余)。當設計中只有少量存儲器(數(shù)十個)的時候，很容易在芯片級實現(xiàn)測試和修復來控制缺陷。然而，當存儲器達到好幾百個的時候，在設計實現(xiàn)和制造過程中管理缺陷就復雜了。試想一下，不借助于芯片級中央網(wǎng)關與所有存儲器組通信，邏輯和物理版圖復雜度的快速增加會導致難以在芯片級與所有存儲器實例進行通信，所以，有必要采用智能地芯片級測試基礎架構IP來管理數(shù)量眾多存儲器的芯片級測試和修復功能。STAR JPC是一個有助于存儲器子系統(tǒng)和外部測試器通信的芯片級基礎架構IP的例子，它極大地減少了芯片級布線擁塞，這意味著：為功能模塊節(jié)省了更多面積、模塊間布線更少、各種時序問題最少以及時序收斂更快。

隨著幾何尺寸更小(泄漏更高，是現(xiàn)在的10倍)，要實現(xiàn)更高的品質，保持力(Retention）測試就變得越來越重要。然而，如果我們嚴格測試每一個存儲器的話，保持力測試也會造成測試時間太長。因為這是一個面向所有存儲器的公共測試功能，所以可以移到芯片級IIP來并行運行該測試。保持力測試可以在多個STAR存儲器組之間并行運行，極大地削減了測試時間和測試成本。當設計中有數(shù)百個存儲器的時候，測試時間就是一個重要因素。為了優(yōu)化測試時間，用戶應被容許調度被測存儲器組的順序：并行、串行或二者組合。這就需要一個可由用戶在制造測試過程中編程的芯片級智能調度器。STAR JPC的內建智能調度器容許用戶調度各種存儲器實例的測試。本質上，借助于智能芯片級測試IIP，用戶可以削減測試時間和測試成本。

采用90nm及其以下工藝，許多高速設計(特別是計算機、通信和圖形應用)需要做嚴格的高速測試以滿足品質目標，這就需要在測試引擎和存儲器之間快速交換數(shù)據(jù)以確保存儲器在期望的速度下經(jīng)受測試。它要求測試資源與存儲器的集成最優(yōu)化，以確保同時達到最佳品質和最優(yōu)化面積/性能的折衷。因此，我們將測試引擎(軟IP)的許多時序和版圖關鍵組成部分集成到硬宏中，時序關鍵路徑已被做在硬宏中，附加可測試邏輯正被嵌入到硬宏中以獲得更高的覆蓋率，從而最終獲得最優(yōu)化的面積、最小的布線開銷和更高的品質。作為一個既設計存儲器IP又設計測試和修復IP的整體解決方案供應商，這些都是可能實現(xiàn)的，因為他們能借助于測試和修復技術優(yōu)化整個存儲器系統(tǒng)的面積、時序并實現(xiàn)高度可制造性。其它方案因為存儲器由一家公司設計，而測試和修復單元卻由另一家不同公司提供，彼此之間存在非常嚴格的邊界，因而就不能實現(xiàn)如此級別的優(yōu)化。未來新興工藝會使設計規(guī)模增長并容許我們在設計中集成更多的存儲器。目前，我們已使包含幾百個存儲器的設計出帶了，現(xiàn)在正開始設計包含幾千個存儲器的單芯片。設計中多個分層造成的極大復雜度，需要能智能管理設計集成的自動化性能，這種性能必須很好地理解嵌入式存儲器測試和修復架構，并容許在SoC級插入、刪除和修改存儲器子系統(tǒng)。

本文小結

當前日益增長的上市時間壓力常迫使半導體代工廠開始采用尚未成熟、良品率還沒有達到穩(wěn)定狀態(tài)的新興工藝進行生產(chǎn)，因此，良品率管理成為半導體制造過程的一個重要問題。存儲器的嵌入式測試和修復就是有助于最優(yōu)化良品率并使測試成本最小化的關鍵制造技術，采用STAR存儲系統(tǒng)來測試和修復嵌入式存儲器能夠極大地提高良品率并確保高品質。