采用HyperLynx解決高速采集板中阻抗匹配的問題

本次設(shè)計中高速數(shù)據(jù)采集板的技術(shù)指標如下：a)垂直分辨率12bit;b)雙通道同時工作交替采樣，單通道采樣率為500MSPS;c)有效分辨率位數(shù)大于等于10bits;d)信噪比SNR>62dB。該采集板系統(tǒng)的主要器件有ADC芯片，時鐘芯片和通道上的模擬放大器和濾波器。

　　通過對性能指標的綜合分析，我們選擇ADS5463為我們的ADC芯片，AD9517-3為時鐘芯片。數(shù)據(jù)采集板中遇到的阻抗匹配問題主要集中在這兩個芯片上。

　　ADS5463的采樣率為500MSPS，垂直分辨率為12bits，有效分辨位數(shù)為10.5bits。ADS5463的時鐘信號輸入幅值范圍很寬，輸入的時鐘信號峰峰值最大可達到3伏。ADS5463的信噪比和時鐘信號的幅度、共模電壓的大小、溫度以及供電電壓的紋波等因素有關(guān)。其中時鐘信號的幅度對信噪比影響較大，時鐘信號的峰峰值越高信噪比越高。數(shù)據(jù)輸出的格式為LVDS電平。

　　AD9517為可編程的12通道的時鐘產(chǎn)生器。AD9517內(nèi)置有2GHz的VCO，可產(chǎn)生最高800MHz的LVDS時鐘信號以及1.6GHz的LVPECL時鐘信號。通過對寄存器的設(shè)置可以產(chǎn)生不同電平標準以及不同頻率的時鐘輸出信號。

　　為了盡量增大ADS5463的信噪比，AD9517的輸出時鐘采用LVPECL電平。LVPECL的信號擺幅為800mV，輸出阻抗很低，因此它有很強的驅(qū)動能力。ADS5463的輸出為LVDS電平、AD9517的輸出為LVPECL電平，二者均為差分信號。為了控制差分線的阻抗并且找到一個良好的端接方案，下面引出差分阻抗的定義。

　　差分線的阻抗

　　對于FR4材料的邊緣耦合微帶線，差分阻抗近似為：

　　式中，Zdiff表示差分阻抗，單位為Ω;Z0表示未耦合時的單端特性阻抗;s表示信號線邊沿的間距，單位是mil;h表示信號線與返回路徑平面間的介質(zhì)厚度;FR4介質(zhì)的介電常數(shù)決定了式中的兩個系數(shù)0.48、0.96。

　　對于FR4材料的邊緣耦合帶狀線，差分阻抗近似為：

　　式中，F(xiàn)R4介質(zhì)的介電常數(shù)決定了式中的兩個系數(shù)0.37、2.9，b表示平面間總的介質(zhì)厚度，其余同公式(1)。

　　傳輸線中，導線引起的總衰減為：

　　式中，Len表示傳輸線的長度，單位為in;Z0表示傳輸線的特征阻抗，單位為Ω;w表示線寬，單位為mil;f表示正弦波頻率分量，單位為GHz;Acond表示導線引起的總的衰減，單位是dB;36這個參數(shù)和FR4介質(zhì)的介質(zhì)耗散因子tan(δ)有關(guān)，F(xiàn)R4的介質(zhì)耗散因子tan(δ)為0.02。