1553B總線遠程端點數(shù)據(jù)鏈路層協(xié)議的FPGA實現(xiàn)
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命令解析完成后都需要進行狀態(tài)反饋或者數(shù)據(jù)發(fā)送，而完成這個功能的是發(fā)送模塊，發(fā)送模塊負責把命令解析模塊和接收模塊裝載到發(fā)送緩沖器中的數(shù)據(jù)發(fā)送到總線上去，如圖3所示，它包括讀取數(shù)據(jù)，產(chǎn)生反相字，曼徹斯特碼編碼，添加同步頭，2 MHz時鐘數(shù)據(jù)發(fā)送等幾個部分，同時由于發(fā)送緩沖器中數(shù)據(jù)有可能多于2個字節(jié)，因此還可能需要循環(huán)進行這個操作。下面就根據(jù)發(fā)送的具體流程設(shè)計每個部分。首先是發(fā)送緩沖器部分，當接收到發(fā)送命令后，發(fā)送模塊就第一次讀取發(fā)送緩沖器的前兩個字節(jié)，因為這兩個字節(jié)肯定是狀態(tài)字，然后把這兩個字節(jié)貼上狀態(tài)字標簽，繼續(xù)傳給后繼單元，待完成以后就把接收發(fā)送緩沖器的發(fā)送數(shù)據(jù)長度寄存器減1，并把發(fā)送緩沖器中的數(shù)據(jù)向前移動2個字節(jié)。如果發(fā)送數(shù)據(jù)長度寄存器不為零，則繼續(xù)等待下一次的發(fā)送。
本文引用地址：http://2s4d.com/article/192062.htm2．4 上層交互模塊
最后一個模塊是上層交互模塊，這個模塊負責與上層微控制器進行信息交互，它負責把微控制器寫入的數(shù)據(jù)放入相應的寄存器中，或者按上層微控制器的命令回傳相關(guān)的數(shù)據(jù)。上層交互模塊主要包括邊沿信號與電平信號轉(zhuǎn)換、地址解碼和讀寫寄存器。因為協(xié)議實現(xiàn)模塊中采用的是邊沿信號觸發(fā)，而上層微控制器給FPGA的信號是電平信號，要順利地完成通信，就需要進行轉(zhuǎn)換，這里通過鎖存器和計數(shù)器來完成。地址解碼就是把收到的地址解碼成相應寄存器的地址，然后寫入收到的數(shù)據(jù)或者把寄存器中的數(shù)據(jù)讀出放入到數(shù)據(jù)總線上。
3 仿真及FPGA實現(xiàn)
為了確保設(shè)計的可行性，必須對設(shè)計進行時序仿真。整個協(xié)議VerilogHDL實現(xiàn)程序在Altera公司的FPGA開發(fā)軟件QuartusⅡ中編寫、編譯、綜合。整個程序的仿真在Modelsim 6．0中進行，其仿真過程如下：
(1)接收數(shù)據(jù)。總線控制器發(fā)送給實現(xiàn)程序兩個數(shù)據(jù)：0x1234和Ox5678，上層微控制器在實現(xiàn)程序接收數(shù)據(jù)后通過上層交互模塊把數(shù)據(jù)讀出，其中第一個數(shù)據(jù)包含了接收數(shù)據(jù)長度，通過圖4可以看出整個過程順利進行，完成了預定目標。
(2)發(fā)送數(shù)據(jù)?？偩€控制器間隔地發(fā)送給實現(xiàn)程序兩個發(fā)送數(shù)據(jù)的命令，讓實現(xiàn)程序反饋相關(guān)的數(shù)據(jù)，這些數(shù)據(jù)是通過上層交互模塊提前寫入到實現(xiàn)程序中的，其仿真過程如圖5。通過圖5也可以看出在實現(xiàn)程序接收到命令到發(fā)送出數(shù)據(jù)的延時時間大約為4μs，完全符合1553B總線對遠程端點反饋信號延時的規(guī)定。
(3)一般命令。總線控制器發(fā)送給實現(xiàn)程序一般的方式代碼命令，代碼分別為：000ll，10010，01111和00001，其仿真過程如圖6所示?？梢姡瑢崿F(xiàn)程序正確地反饋了相關(guān)信息，符合設(shè)計要求。
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