基于DSP和FPGA技術(shù)的低信噪比雷達(dá)信號(hào)檢測(cè)

摘要：提出一種基于DSP和FPGA技術(shù)的低信噪比情況下雷達(dá)信號(hào)檢測(cè)技術(shù)的工作原理與硬件實(shí)現(xiàn)方法，采用數(shù)字化的處理方法處理信息，取代傳統(tǒng)使用的模擬檢測(cè)技術(shù)，并對(duì)實(shí)現(xiàn)的檢測(cè)方法和關(guān)鍵算法做了詳細(xì)介紹。
關(guān)鍵詞：高速A／D；DSP；FPGA；低信噪比

我國目前的海事雷達(dá)大多為進(jìn)口雷達(dá)，有效探測(cè)距離小，在信噪比降為3 dB時(shí)已經(jīng)無法識(shí)別信號(hào)。隨著微電子技術(shù)的迅猛發(fā)展，高速A／D(模擬／數(shù)字轉(zhuǎn)換)和高速數(shù)字信號(hào)處理器件(Digital Signal Proeessors，DSP)、高速現(xiàn)場(chǎng)可編程邏輯器件(Field ProgrammableGate Array，FPGA)的出現(xiàn)，可以在不增加現(xiàn)有雷達(dá)發(fā)射功率和接收靈敏度的前提下，在信噪比降為3 dB時(shí)能測(cè)到雷達(dá)信號(hào)，使雷達(dá)的有效作用距離提高。本文主要介紹基于DSP和FPGA技術(shù)的低信噪比情況下雷達(dá)信號(hào)的檢測(cè)。

1 設(shè)計(jì)思想
本技術(shù)的設(shè)計(jì)思想主要是通過對(duì)接收到的雷達(dá)信號(hào)進(jìn)行高速A／D采樣，然后利用DSP和FPGA芯片對(duì)采樣后的信號(hào)幅度和輪廓進(jìn)行判斷，以實(shí)現(xiàn)低信噪比條件下雷達(dá)信號(hào)的識(shí)別，從而還原出有效信號(hào)。系統(tǒng)原理框圖如圖1所示。

2 系統(tǒng)的硬件設(shè)計(jì)
2．1 高速A／D設(shè)計(jì)
大部分雷達(dá)信號(hào)為射頻脈沖信號(hào)，常用的工作頻率范圍為2～18 GHz，脈沖持續(xù)時(shí)間在幾十納秒到幾百微秒。假設(shè)檢測(cè)信號(hào)脈寬為150 ns，根據(jù)奈奎斯特采樣原理，必須選用高速的A／D轉(zhuǎn)換器才不使信號(hào)丟失，實(shí)際實(shí)現(xiàn)需盡可能地多采樣數(shù)據(jù)，才有利于信號(hào)幅度和輪廓的識(shí)別。經(jīng)綜合考慮，決定每隔8 ns采樣一個(gè)數(shù)據(jù)，150 ns可采樣18個(gè)數(shù)據(jù)，選用125 MHz的高速A／D轉(zhuǎn)換芯片MAX19541，數(shù)據(jù)采樣位數(shù)為12位。MAX19541經(jīng)過優(yōu)化，在高于300 MHz的高IF頻率時(shí)具有優(yōu)異的動(dòng)態(tài)性能。MAX19541采用1．8 V單電源工作，轉(zhuǎn)換速率高達(dá)125 MSPS，功耗僅為861 mW，差分模擬輸入可以是交流或直流耦合。該器件還具有可選的片上2分頻時(shí)鐘電路，允許高達(dá)250 MHz的時(shí)鐘頻率。這有助于降低輸入時(shí)鐘源的相位噪聲，從而獲得較高的動(dòng)態(tài)性能，同時(shí)采用差分的LVPECL采樣時(shí)鐘，可以獲得最佳性能。MAX19541數(shù)字輸出為CMOS兼容，數(shù)據(jù)格式可選擇2的補(bǔ)碼或偏移二進(jìn)制碼，可工作在并行模式，以采樣速率從單個(gè)并行端口輸出數(shù)據(jù)；或工作在demux并行模式，以1／2采樣速率從兩個(gè)單獨(dú)的并行端口輸出數(shù)據(jù)。MAX19541的這些優(yōu)異性能不僅滿足高速采樣的要求，并且外圍器件少，與后級(jí)芯片接口簡單，無需電平轉(zhuǎn)換。
2．2 FPGA設(shè)計(jì)
FPGA芯片主要實(shí)現(xiàn)數(shù)據(jù)緩存和電平判斷功能，其核心問題為基于用雙端口塊存儲(chǔ)器(Block RAM)的FIFO模塊設(shè)計(jì)和電平判斷檢測(cè)設(shè)計(jì)。
由于接收機(jī)設(shè)計(jì)的目的是準(zhǔn)確實(shí)時(shí)地處理輸入數(shù)據(jù)，高速A／D的輸出必須由高速數(shù)字電路處理，否則數(shù)字化后的數(shù)據(jù)就會(huì)丟失，或者系統(tǒng)只能工作在非實(shí)時(shí)模式，所以這些處理方法的計(jì)算速度則是目前最為關(guān)心的問題。為了能夠及時(shí)處理高速采樣(8 ns)數(shù)據(jù)，不丟失數(shù)據(jù)，后繼數(shù)字處理器件FPGA處理芯片必須選用工作速度高于8 ns的芯片，這里選用了Xilinx公司的SPARTAN XC3S200。Spartan-3 FPGA采用90 nm技術(shù)，I／O管腳都支持全SelectIO-Ultra功能，實(shí)現(xiàn)了快速、靈活的電接口，足夠多的I／O管腳可分別與前級(jí)的12位高速A／D轉(zhuǎn)換芯片、后級(jí)的DSP處理器相連。該器件具有SRL16移位寄存器邏輯和分布式存儲(chǔ)器，能夠滿足高速大容量的數(shù)據(jù)緩存和判斷處理的需求。FPGA芯片的數(shù)據(jù)緩存功能基于用雙端口塊存儲(chǔ)器(Block RAM)的FIFO模塊設(shè)計(jì)，容量為負(fù)責(zé)存儲(chǔ)高速A／D轉(zhuǎn)換器轉(zhuǎn)換過來的并行12位數(shù)據(jù)，供DSP進(jìn)行數(shù)據(jù)處理。系統(tǒng)的工作時(shí)鐘是65 MHz，在實(shí)現(xiàn)該模塊時(shí)，調(diào)用COREGenerator來生成FIFO，通過FPGA中的專用雙端口塊存儲(chǔ)器資源，生成的FIFO模塊，其存取速度可以達(dá)到100 MHz以上，完全滿足實(shí)際使用的需求。
FPGA芯片的電平判斷檢測(cè)功能在后面的FPGA檢測(cè)方法中有詳細(xì)說明。
2．3 DSP設(shè)計(jì)
DSP處理器負(fù)責(zé)電平判決門限的運(yùn)算處理，選用TI公司的TMS320F2812芯片。TMS320F2812提供了強(qiáng)大的計(jì)算能力，最高運(yùn)行速度可達(dá)150 MIPS，具有處理性能更強(qiáng)，外設(shè)集成度更高，程序存儲(chǔ)器更大等特點(diǎn)。TMS320F2812包含了多種芯片，可提供不同容量存儲(chǔ)器和不同外設(shè)，以滿足各種應(yīng)用的要求。TMS320F2812芯片通過外部地址與數(shù)據(jù)總線與FP-GA處理芯片相連接。DSP處理器不斷從FPGA芯片的FIFO中讀出A／D轉(zhuǎn)換后的雷達(dá)接收數(shù)據(jù)，經(jīng)過運(yùn)算處理得出噪聲的均方根值，再計(jì)算出雷達(dá)信號(hào)的判決門限值寫入FPGA芯片的電平接收寄存器中，以進(jìn)行有用信號(hào)的判斷處理。