基于FPGA的多通道同步數(shù)據(jù)采集存儲(chǔ)系統(tǒng)

3 多通道同步數(shù)據(jù)的采集
在執(zhí)行多通道同步數(shù)據(jù)采集時(shí)，其電路如圖2所示。其主要工作流程：多路模擬信號(hào)經(jīng)運(yùn)放調(diào)理電路后進(jìn)入采樣保持器。在每個(gè)周期的開(kāi)始，FPGA通過(guò)編程輸出脈沖至采樣保持器(AD781)和模擬電子開(kāi)關(guān)(ADG706)，也就是使用采樣保持器的S/H控制信號(hào)進(jìn)行多路同步采樣(S/H=1)和保持(S/H=0)，同時(shí)控制模擬開(kāi)關(guān)的A0～A3 4個(gè)選通信號(hào)，來(lái)選通相應(yīng)通道。選通后的信號(hào)同時(shí)由FPGA的控制進(jìn)入A／D轉(zhuǎn)換器(ADS8401)采集單路16 bit量化，最后將采集到的數(shù)據(jù)寫(xiě)到外部FIFO緩存器中。也就是說(shuō)，FPGA通過(guò)編程定時(shí)邏輯送出脈沖至采樣保持器對(duì)模擬輸入采樣，然后選擇一個(gè)通道的模擬輸入，完成A/D轉(zhuǎn)換?？傊瓼PGA提供采樣保持、多路選通和A／D轉(zhuǎn)換電路模塊所需的各種狀態(tài)和控制時(shí)序邏輯。

多通道同步數(shù)據(jù)采集模塊的程序主要采用Verilog HDL語(yǔ)言，Verilog HDL是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，并且已成為IEEE標(biāo)準(zhǔn)。FPGA重點(diǎn)控制Verilog HDL程序算法的實(shí)現(xiàn)。程序主要包括采樣率計(jì)數(shù)循環(huán)控制、各路模擬開(kāi)關(guān)選通的設(shè)計(jì)，幀計(jì)數(shù)以及幀標(biāo)志的循環(huán)控制。采樣保持器采樣保持一次，經(jīng)模擬開(kāi)關(guān)計(jì)數(shù)循環(huán)控制，模擬開(kāi)關(guān)依次選通。選通后的單路信號(hào)進(jìn)行A／D轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)據(jù)寫(xiě)入外部FIFO中。考慮到事后數(shù)據(jù)處理等問(wèn)題，所采集的數(shù)據(jù)以一定的幀格式寫(xiě)入FIFO中，每一幀數(shù)據(jù)有幀計(jì)數(shù)和幀標(biāo)志。每一幀的長(zhǎng)度以及幀標(biāo)志的選擇，可以根據(jù)需要靈活選定。

4 多通道同步數(shù)據(jù)的存儲(chǔ)
根據(jù)系統(tǒng)要求，需采用SUMSUNG公司的K9K8G08U0M型Flash作為存儲(chǔ)器。由于1 G的Flash出廠時(shí)帶有一些初始化無(wú)效塊(包含一個(gè)或多個(gè)壞位的存儲(chǔ)塊)，它被定義為包含一個(gè)或多個(gè)無(wú)效位的存儲(chǔ)塊，制造商不能保證這些無(wú)效塊具有可靠性。由于NAND型Flash存儲(chǔ)容量較大，難免在使用過(guò)程中出現(xiàn)存儲(chǔ)單元的損壞。為保證寫(xiě)入數(shù)據(jù)的可靠性，為系統(tǒng)提供真實(shí)準(zhǔn)確的參數(shù)，該系統(tǒng)存儲(chǔ)模塊采用的關(guān)鍵技術(shù)是Flash的壞塊檢測(cè)技術(shù)。系統(tǒng)上電后，F(xiàn)PGA主控模塊首先對(duì)Flash進(jìn)行擦除操作。在擦除過(guò)程中，對(duì)每塊壞塊標(biāo)志位進(jìn)行檢測(cè)，對(duì)使用過(guò)程中又出現(xiàn)的壞塊進(jìn)行標(biāo)識(shí)，以便以后使用。擦除模塊具體程序流程如圖3所示。