采用VHDL設計的全數(shù)字鎖相環(huán)電路設計

鎖相環(huán)

鎖相環(huán)

0 　引言

全數(shù)字鎖相環(huán)(DPLL) 由于避免了模擬鎖相環(huán)存在的溫度漂移和易受電壓變化影響等缺點。從而具備可靠性高、工作穩(wěn)定、調(diào)節(jié)方便等優(yōu)點。在調(diào)制解調(diào)、頻率合成、FM立體聲解碼、圖像處理等各個方面得到廣泛的應用。隨著電子設計自動化(EDA) 技術(shù)的發(fā)展,采用大規(guī)?？删幊踢壿嬈骷?如CPLD 或FPGA) 和VHDL 語言來設計專用芯片ASIC 和數(shù)字系統(tǒng),而且可以把整個系統(tǒng)集成到一個芯片中,實現(xiàn)系統(tǒng)SOC ,構(gòu)成片內(nèi)鎖相環(huán)。下面介紹采用VHDL技術(shù)設計DPLL 的一種方案。

1 　DPLL 的基本結(jié)構(gòu)

全數(shù)字鎖相環(huán)結(jié)構(gòu)框圖如圖1 所示, 由數(shù)字鑒相器、數(shù)字環(huán)路濾波器和數(shù)控振蕩器3 部分組成。

　　設計中數(shù)字鑒相器采用了異或門鑒相器;數(shù)字環(huán)路濾波器由變?？赡嬗嫈?shù)器構(gòu)成(模數(shù)K 可預置) ;數(shù)控振蕩器由加/ 減脈沖控制器和除N 計數(shù)器構(gòu)成。

　　可逆計數(shù)器和加/ 減脈沖控制器的時鐘頻率分別為Mf0和2Nf0 。這里f0 是環(huán)路的中心頻率,一般情況下M 和N 為2 的整數(shù)冪。時鐘2Nf0 經(jīng)除H( = M/2N) 計數(shù)器得到。

　　2 　數(shù)字鎖相環(huán)的原理與實現(xiàn)

　　全數(shù)字鎖相環(huán)原理如圖2 所示, 其中: clk 為時鐘頻率,等于32f 0 ; U1 為輸入,頻率為f0 ; j 為異或門鑒相器的輸出,它作為變?？赡嬗嫈?shù)器的方向控制信號;out 為加/ 減脈沖控制器的輸出; U2 為DPLL 的輸出,在相位鎖定的頻率為f0 , 相位與輸入U1 相差Π/ 2 ; D、C、B 、A 可預置變?？赡嬗嫈?shù)器的模數(shù),它在0001 ―1111 范圍內(nèi)變化, 相應的模數(shù)在2.3 ―2. 17 范圍內(nèi)變化; En 為可逆計數(shù)器使能端。

　圖2 數(shù)字鎖相環(huán)原理圖

　2. 1 　鑒相器的設計

　異或門鑒相器用于比較輸入信號u1 與數(shù)控振蕩器輸出信號u2 的相位差, 其輸出信號ud 作為可逆計數(shù)器的計數(shù)方向控制信號。當ud 為低電平時( u1 和u2 有同極性時) ,可逆計數(shù)器作加計數(shù)。反之,當ud 為高電平時,可逆計數(shù)器作減計數(shù)。

　當環(huán)路鎖定時, f i 和f o 正交,鑒相器的輸出信號Ud 為50 % 占空比的方波,此時定義相位誤差為零,在這種情況下,可逆計數(shù)器加和減的周期是相同的,只要可逆計數(shù)器只對其時鐘的k 值足夠大( k> M/ 4) , 其輸出端就不會產(chǎn)生進位或借位脈沖, 加/ 減脈沖控制器只對其時鐘2Nf o 進行二分頻, 使f i和f o 的相位保持正交。在環(huán)路未鎖定的情況下, 若Ud = 0 時它使可逆計數(shù)器向上加計數(shù),并導致進位脈沖產(chǎn)生, 進位脈沖作用到加/ 減脈沖控制器的加控制端i , 該控制器便在二分頻過程中加入半個時鐘周期, 即一個脈沖。反之, 若Ud = 1 時, 可逆計數(shù)器進行減計數(shù), 并將反出解圍脈沖到加/ 減脈沖控制器的減輸入端d ,于是,該控制器便在二分頻過程中減去半個時鐘周期,即一個脈沖。這個過程是連續(xù)發(fā)生的。加/ 減脈沖控制器的輸出經(jīng)過除N計數(shù)后。使得本地估算信號U2 的相位受到調(diào)整控制,最終達到鎖定的狀態(tài)。