采用VHDL設計的全數(shù)字鎖相環(huán)電路設計

　　2. 3 　數(shù)控振蕩器的設計

　　數(shù)控振蕩器由加/ 減脈沖控制器和除N 計數(shù)器組成的。加/ 減脈沖控制器其實是一個增量―減量計數(shù)器式DCO。它和環(huán)路濾波器連用。如果在環(huán)路濾波器無進位、錯位的時候,加/ 減脈沖控制器對時鐘2NFo 進行二分頻。當加/ 減脈沖控制的增量輸入端( I = 1) 輸入一個進位脈沖時, 輸出脈沖中通過該計數(shù)器內(nèi)部加上一個時鐘脈沖。反之,當加/ 減脈沖控制的減量輸入端( D = 1) 時輸入一個借位脈沖輸出脈沖中就減去一個時鐘脈沖。因此通過借位和進位脈沖可以使輸出頻率得到改變, 輸出頻率能被進位和借位脈沖的最高頻率控制在一個給定的范圍內(nèi)。加/ 減脈沖控制器由D 觸發(fā)器和J K 觸發(fā)器構(gòu)成,根據(jù)功能分析,可以設計出相應的VHDL 程序。其運行后仿真波形如圖5 所示:

　　圖5 　加/ 減脈沖控制器仿真波形圖

　　3 　實驗仿真結(jié)果與分析

　　本設計中全數(shù)字鎖相環(huán)路采用軟件來實現(xiàn)的,通過用VHDL 語言編寫模塊,然后仿真,例化,逐漸由下而上的實現(xiàn)整個電路,最終達到整體仿真下載成功。

　　環(huán)路鎖定( k = 2^5) ,DPLL 系統(tǒng)仿真波形如圖6所示。

　　圖6 　環(huán)路鎖定(取k = 2^5) 時的仿真波形

　　由仿真波形可以看出, u1 和u2 達到鎖定狀態(tài)時的仿真時間是70us。

　　環(huán)路鎖定( k = 27) 時,DPLL 系統(tǒng)的仿真波形如圖7 所示:

　　圖7 　環(huán)路鎖定(取k = 27) 時的波形仿真圖

　　在這種情況下, u1 和u2 達到鎖定狀態(tài)的仿真時間是180ms。

　　顯然,模k 愈大,環(huán)路進入鎖定狀態(tài)的時間越長。k 取得過大,對抑制噪聲、減少相位抖動有利,但是同時又加大了環(huán)路進入鎖定狀態(tài)的時間。反之, k 取得過小,可以加速環(huán)路的鎖定,而對噪聲的抑制能力卻隨之降低。

　　4 　結(jié)語

　　采用VHDL 設計全數(shù)字鎖相環(huán)路,具有設計靈活,修改方便和易于實現(xiàn)的優(yōu)點,并能夠制成嵌入式片內(nèi)鎖相環(huán)。該類數(shù)字鎖相環(huán)路中計數(shù)器的模數(shù)可以隨意修改,這樣,就能夠根據(jù)不同的情況最大限度地、靈活地設計環(huán)路。