面向?qū)ΨQ體系結(jié)構(gòu)的FPGA仿真模型研究

隨著元器件制造工藝的不斷進(jìn)步，單片上可集成的晶體管數(shù)急劇增加。納米工藝將使單芯片中晶體管密度達(dá)到每平方厘米包含百億至千億。2010年已出現(xiàn)集成度超過(guò)10億支晶體管的高性能CPU(Intel的Polaris)，2020年將達(dá)到70億。因此，單片多核、眾核等體系結(jié)構(gòu)以其豐富的計(jì)算資源，且處理器核或計(jì)算簇的數(shù)量根據(jù)應(yīng)用計(jì)算量和并行度的需求可擴(kuò)展的特性，成為體系結(jié)構(gòu)研究領(lǐng)域的一個(gè)重要方向。
在芯片設(shè)計(jì)中，需要花費(fèi)極大的人力和物力用于測(cè)試和驗(yàn)證，而其中還有很大一部分測(cè)試工作必須等到芯片樣片出產(chǎn)后才能進(jìn)行，這嚴(yán)重影響了芯片的開(kāi)發(fā)周期和設(shè)計(jì)成本。軟件模擬器可以對(duì)各種規(guī)模的處理器進(jìn)行時(shí)鐘精確模擬，但其模擬精度受限于建模的精度，且隨著系統(tǒng)規(guī)模的增大和建模精度的提高，軟件模擬的時(shí)間急劇增加直至不可接受。FPGA仿真為芯片設(shè)計(jì)的測(cè)試和驗(yàn)證提供了一個(gè)很好的解決方案，它具有建造運(yùn)行和成品幾乎一樣快的工作原型硬件的能力，同時(shí)又具備可編程和快速可重構(gòu)的靈活性，能夠更加精準(zhǔn)地模擬系統(tǒng)仿存、I／O等行為，因此FPGA仿真能極大降低芯片研發(fā)的固有風(fēng)險(xiǎn)，縮短產(chǎn)品的開(kāi)發(fā)周期。將被仿真的體系結(jié)構(gòu)稱為目標(biāo)系統(tǒng)，將由FPGA構(gòu)成的仿真平臺(tái)則稱為仿真系統(tǒng)。在仿真系統(tǒng)的設(shè)計(jì)中，其仿真規(guī)模嚴(yán)重受限于FPGA芯片的容量，在面向多核、眾核這類具有高擴(kuò)展性的體系結(jié)構(gòu)仿真時(shí)，問(wèn)題更為明顯。若采用更大容量的FPGA或利用多片F(xiàn)PGA仿真，將面臨FPGA開(kāi)發(fā)板重設(shè)計(jì)和多片F(xiàn)PGA互連通信等問(wèn)題。隨著研究的深入，系統(tǒng)會(huì)越來(lái)越復(fù)雜，這會(huì)造成研究成本和設(shè)計(jì)復(fù)雜度越來(lái)越高。因此，如何最大化片上資源的利用率，增大FPGA的仿真規(guī)模成為處理器設(shè)計(jì)和體系結(jié)構(gòu)研究中的一個(gè)重要問(wèn)題。
本文提出了一種面向對(duì)稱體系結(jié)構(gòu)的FPGA仿真模型，該模型的核心設(shè)計(jì)思想是：分時(shí)復(fù)用仿真系統(tǒng)中的一個(gè)單元來(lái)仿真目標(biāo)系統(tǒng)中多個(gè)對(duì)稱單元的行為，從而利用較少的硬件資源完成系統(tǒng)仿真，提高FPGA的利用率。

1 對(duì)稱多核體系結(jié)構(gòu)FPGA仿真模型
對(duì)稱多核如SMP(Symmetry Multi-Processor)體系結(jié)構(gòu)中，通常包含多個(gè)對(duì)稱的處理器核或計(jì)算核心，這里統(tǒng)稱為計(jì)算核。計(jì)算核占據(jù)了多核體系結(jié)構(gòu)的主要硬件開(kāi)銷，且對(duì)稱多核體系結(jié)構(gòu)的硬件仿真平臺(tái)FPGA資源消耗隨計(jì)算核數(shù)目成線性增加。這里提出的對(duì)稱多核體系結(jié)構(gòu)FPGA仿真模型，解耦合計(jì)算核數(shù)目與系統(tǒng)硬件開(kāi)銷的線性關(guān)系，其核心設(shè)計(jì)思想是：在構(gòu)建仿真系統(tǒng)時(shí)，使用一個(gè)與目標(biāo)系統(tǒng)中單個(gè)計(jì)算核等同的處理單元，稱為虛擬計(jì)算單元VAU(Virtual Arithmetic Unit)代替所有的對(duì)稱計(jì)算核，通過(guò)分時(shí)復(fù)用VAU實(shí)現(xiàn)一個(gè)計(jì)算單元虛擬多個(gè)計(jì)算核的行為。
圖l中的左圖是當(dāng)前具有對(duì)稱結(jié)構(gòu)的多核體系結(jié)構(gòu)模型抽象，n個(gè)對(duì)稱的計(jì)算核通過(guò)特定的互連結(jié)構(gòu)連接，其連接關(guān)系由目標(biāo)處理器的工作模式?jīng)Q定；右圖是本文提出的仿真模型。可以看出，仿真系統(tǒng)中采用一個(gè)VAU代替了目標(biāo)系統(tǒng)中所有對(duì)稱的處理單元PU。在對(duì)目標(biāo)系統(tǒng)進(jìn)行仿真時(shí)，計(jì)算頁(yè)控制器VAUC(VAU Controller)控制1個(gè)VAU分時(shí)復(fù)用的方式工作，虛擬多個(gè)PU并行執(zhí)行。分時(shí)的粒度與處理單元之間的耦合度相關(guān)。虛擬計(jì)算單元將目標(biāo)系統(tǒng)中并行執(zhí)行模式轉(zhuǎn)變?yōu)榇袌?zhí)行的方式進(jìn)行仿真，以時(shí)間換取空間，減少系統(tǒng)中計(jì)算資源的消耗。BS(Backup Storage)用于存儲(chǔ)VAU虛擬各PU執(zhí)行時(shí)的中間結(jié)果。