基于89C55和FPGA的頻率特性測(cè)試儀

2．3 相位測(cè)量
此模塊采用多周期同步計(jì)數(shù)法。對(duì)輸入信號(hào)周期進(jìn)行填充式脈沖計(jì)數(shù)，具體做法為：利用D觸發(fā)器產(chǎn)生一個(gè)寬度為整數(shù)個(gè)被測(cè)信號(hào)周期的同步閘門(mén)信號(hào)，將同步閘門(mén)信號(hào)和時(shí)鐘脈沖信號(hào)相與后送入計(jì)數(shù)器1進(jìn)行記數(shù)，計(jì)數(shù)值為N1；將同步閘門(mén)信號(hào)、鑒相脈沖和時(shí)鐘脈沖三者相與后送入記數(shù)器2進(jìn)行記數(shù)，計(jì)數(shù)值為N2，相位差為φx=(N2／N1)×180。這樣可使量化誤差大大減小，測(cè)量精度得到提高，如圖5所示。
閘門(mén)的設(shè)置、脈沖間的運(yùn)算、計(jì)數(shù)等問(wèn)題在FPGA內(nèi)部實(shí)現(xiàn)可增加系統(tǒng)的靈活性和測(cè)量精確度，并可減輕硬件方面的工作量。

3 主要功能電路的設(shè)計(jì)
3．1 DDS信號(hào)發(fā)生模塊
AD9851模塊處理單片機(jī)送的頻率控制字，輸出地址值給ROM 1P模塊，ROM 1P模塊中存儲(chǔ)正弦波表，輸出幅度值給DA。具體在FPGA內(nèi)實(shí)現(xiàn)如圖6所示。

3．2 真有效值測(cè)量電路
采用典型真有效值一電流轉(zhuǎn)換芯片AD637，其外圍元件少，頻帶寬。對(duì)于有效值為200mV的信號(hào)，600 kHz；對(duì)于有效值為1 V的信號(hào)，-3 dB帶寬是8 MHz，其后接12位高速低功耗串口模／數(shù)轉(zhuǎn)換芯片ADS7818。為簡(jiǎn)化電路，并保持電路參數(shù)的對(duì)稱性，僅采用一個(gè)ADS7818，通過(guò)電磁繼電器，由單片機(jī)控制，在兩路信號(hào)間周期性切換進(jìn)行測(cè)幅。
3．3 放大整形及相位測(cè)量模塊
由于經(jīng)過(guò)雙T網(wǎng)絡(luò)輸出的信號(hào)幅度衰減很大，而信號(hào)經(jīng)過(guò)過(guò)零比較器的傳輸時(shí)間為，式中，G0為過(guò)零檢測(cè)器的直流增益；fP1是第一個(gè)響應(yīng)極點(diǎn)；f為信號(hào)頻率；VP是信號(hào)幅值。由該式可以看出，幅度與相移成反比，所以在經(jīng)過(guò)比較器前要加一級(jí)放大，采用的是可變?cè)鲆娣糯笮酒珹D603構(gòu)成的自動(dòng)增益控制電路，當(dāng)輸入信號(hào)峰一峰值在400 mV～7 V，頻率在6 MHz以下，輸出信號(hào)穩(wěn)定平坦。在此次應(yīng)用的實(shí)際電路中，將有效值從200 mV～3．5 V，頻率從30 Hz～3 MHz的輸入信號(hào)無(wú)失真的都放大到1．72 V。由于DDS輸出電壓為1．72 V，所以只需放大處理經(jīng)過(guò)網(wǎng)絡(luò)后的信號(hào)。另外，由于前級(jí)為雙T網(wǎng)絡(luò)中的射隨，故不需做阻抗匹配。AGC(自動(dòng)增益控制)電路如圖7所示。
輸出信號(hào)經(jīng)過(guò)由LM311構(gòu)成的零點(diǎn)附近的滯回比較器整形后給FPGA，進(jìn)行相位測(cè)量。經(jīng)過(guò)放大整形后的兩路信號(hào)先經(jīng)過(guò)一級(jí)極性判別電路，通過(guò)讀取D觸發(fā)器的輸出電平來(lái)判斷從雙T網(wǎng)絡(luò)輸出的信號(hào)相位相對(duì)于原信號(hào)相位超前還是滯后，VOUT輸出為高電平時(shí)超前，反之為滯后。同時(shí)將兩個(gè)信號(hào)送入異或門(mén)，得到脈沖信號(hào)，測(cè)量脈沖信號(hào)的寬度，再通過(guò)計(jì)算就可以得到相位差。當(dāng)脈沖的寬度很小時(shí)，為達(dá)到設(shè)計(jì)要求，標(biāo)準(zhǔn)脈沖的頻率要求很高。設(shè)計(jì)時(shí)使用的是40 MHz的晶振，所以得到相位差的表達(dá)式為度。
3．4 示波器顯示模塊
將幅頻相頻信息加至y軸，頻率鋸齒波加至x軸。D／A轉(zhuǎn)換采用12位串口電壓輸出型可程控偏壓的數(shù)／模轉(zhuǎn)換芯片TLV5638。