基于FPGA的IRIG-B(DC)碼解碼
加入技術(shù)交流群
2．5 1 PPS提取模塊
1 PPS提取模塊是產(chǎn)生1 PPS信號(hào)。上電復(fù)位后能夠產(chǎn)生高電平寬度為5 ms，周期為1 s的游離1 PPS信號(hào)，當(dāng)全局控制模塊搜索到幀頭位置后，通過全局控制信號(hào)count來修正1 PPS信號(hào)上升沿的位置。圖6是在M0delSim SE 6．6下的仿真1 PPS信號(hào)輸出。觀察圖6可知1 PPS信號(hào)輸出正確。本文引用地址：http://2s4d.com/article/190174.htm
2．6 串口模塊
串口模塊是將天、時(shí)、分、秒、TOD串行輸出到B(DC)碼解碼上位機(jī)軟件。在串口模塊中按照規(guī)定的組幀協(xié)議將天、時(shí)、分、秒、TOD的BCD碼組幀輸出。利用本廠設(shè)計(jì)生產(chǎn)的B(DC)碼發(fā)生器輸出固定時(shí)間的B(DC)碼，然后用本設(shè)計(jì)方案設(shè)計(jì)試制的B(DC)碼解碼器解碼，最后通過串口連接到PC機(jī)上進(jìn)行測(cè)試。圖7是B(DC)碼解碼上位機(jī)軟件的測(cè)試結(jié)果，顯示正確。
3 結(jié)語
傳統(tǒng)的IRIG-B碼解碼器采用微處理器設(shè)計(jì)，器件較多，結(jié)構(gòu)較復(fù)雜，尤其是在受到外界干擾的情況下，會(huì)出現(xiàn)死機(jī)等故障。而采用FPGA設(shè)計(jì)的解碼器集成度高、設(shè)計(jì)靈活方便，在很大程度上解決了上述問題。
隨著我國(guó)電力自動(dòng)化水平的不斷發(fā)展，電力生產(chǎn)設(shè)備的可靠性和小型化是必然的趨勢(shì)。FPGA在這方面能發(fā)揮較好的作用，其應(yīng)用可使電力生產(chǎn)設(shè)備結(jié)構(gòu)更加簡(jiǎn)單緊湊，性能更加可靠、穩(wěn)定。
評(píng)論