基于FPGA的IRIG-B(DC)碼解碼
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秒信息從00～59，分為“秒”和“十秒”兩部分，分別使用BCD碼表示。“秒”使用1，2，3，4碼元，“十秒”使用6，7，8碼元。分信息也是從00～59，分為“分”和“十分”，“分”使用10，11，12，13碼元，“十分”使用15，16，17碼元。小時(shí)信息從00～23，分為“時(shí)”和“十時(shí)”，“時(shí)”使用20，21，22，23碼元，“十時(shí)”使用25，26碼元。天表示的是從1月1日到當(dāng)前日期的總天數(shù)，如1月1日，天數(shù)為1。天數(shù)從1～365(閏年為366)，分為“天”，“十天”和“百天”三部分，“天”使用30，31，32，33碼元，“十天”使用35，36，37，38碼元，“百天”使用40，41碼元，TOD時(shí)間使用80，81，82，83，84，85，86，87，88，90，91，92，93，94，95，96，97共17個(gè)碼元，采用直接二進(jìn)制表示從每天的第一秒到當(dāng)前時(shí)刻的總秒數(shù)。23點(diǎn)59分59秒對(duì)應(yīng)的TOD時(shí)間為86 399 s的IRIG-B(DC)碼如圖2所示。注意，秒、分、時(shí)、天、TOD表示都是低位在前，高位在后；第5、14、24、34碼元為索引標(biāo)志碼元。另外，標(biāo)志位P5到P8之間的碼元為控制碼元，可以根據(jù)實(shí)際使用時(shí)的協(xié)議來(lái)制訂使用方法。
2 FPGA解碼方案
FPGA是現(xiàn)場(chǎng)可編程門陣列(Field ProgrammableGate Array)的簡(jiǎn)稱。FPGA器件及其開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路的新技術(shù)。在電子產(chǎn)品設(shè)計(jì)中有較廣泛的應(yīng)用。在本設(shè)計(jì)中采用的是Xilinx公司Spartan3系列中的XC3S1500芯片。它具有29952個(gè)邏輯單元，150萬(wàn)個(gè)門。XC 3S1500具有333個(gè)管腳，采用FG456封裝，支持在線可編程。
Xilinx公司提供了支持FPGA開發(fā)的軟件ISE，通過(guò)它可以進(jìn)行原理圖編輯，VHDL文本語(yǔ)言編輯，并支持這兩種編輯方式的混合設(shè)計(jì)。在本設(shè)計(jì)中采用的是ISE 10．1軟件。完成了設(shè)計(jì)輸入并成功地進(jìn)行了編譯，只能說(shuō)明設(shè)計(jì)符合一定的語(yǔ)法規(guī)范，并不能保證設(shè)計(jì)可以獲得所期望的功能，這時(shí)就需要通過(guò)仿真對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證。ModelSim是業(yè)界十分優(yōu)秀的語(yǔ)言仿真器，它提供十分友好的調(diào)試環(huán)境，仿真速度快，精度高。在本設(shè)計(jì)中采用的是ModelSim SE 6．6e。
在本工程設(shè)計(jì)中采用了VHDL語(yǔ)言，自頂向下的設(shè)計(jì)方法，實(shí)現(xiàn)了工程的層次化管理。為了使得產(chǎn)品穩(wěn)定、可靠，采用全同步設(shè)計(jì)，使整個(gè)工程都在一個(gè)時(shí)鐘上升沿時(shí)刻改變狀態(tài)。這樣可以避免冒險(xiǎn)和其他不定態(tài)的出現(xiàn)。其軟件設(shè)計(jì)模塊基本框圖如圖3所示。本文引用地址：http://2s4d.com/article/190174.htm
評(píng)論