應用CPLD實現(xiàn)交通控制系統(tǒng)芯片設計

摘要：介紹可編程邏輯器件的結(jié)構(gòu)和開發(fā)軟件MAX+PLUSII主要特點，以交通控制系統(tǒng)電路芯片設計為例，敘述自頂向下的設計方法。

集成電路的發(fā)展經(jīng)歷了從小規(guī)模、中規(guī)模、大規(guī)模和超大規(guī)模集成的過程，但隨著科學技術的發(fā)展，許多特定功能的專用集成電路(ASIC)應用日益廣泛，用戶迫切希望根據(jù)自身設計要求自行構(gòu)造邏輯功能的數(shù)字電路。復雜可編程邏輯器件CPLD(Complex

Programmable LOGIC Devices)順應了這一新的需要。它能將大量邏輯功能集成于1個芯片中，其規(guī)模可達幾十萬或上百門以上。用CPLD開發(fā)的數(shù)字系統(tǒng)個有容量大、速率快、成本低的特點，且開發(fā)靈活、開發(fā)周期短。

1 器件結(jié)構(gòu)和開發(fā)軟件

1.1FLEX10K簡介

FLEX系列可編程邏輯器件是美國Altera公司主力推出的產(chǎn)品。FLEX10K是該系統(tǒng)器件中的典型代表。與許多PLD器件一樣，它有在線可配置(ISR)功能和高密度、高速度的優(yōu)點;作為工業(yè)界第1個嵌入式PLD，它還采用重復可構(gòu)造的CMOS

SRAM工藝，把連續(xù)的快速通道互連與獨特嵌入式陣列結(jié)構(gòu)相結(jié)合，來完成普通門陣列的宏功能。每個FLEX10K器件還1包括個嵌入式陣列和1個邏輯陣列，能讓設計人員輕松地開發(fā)集成存儲器、數(shù)字信號處理器及特殊邏輯功能等強大的功能于一身的芯片。圖1為其結(jié)構(gòu)圖。FLEX10K主要由邏輯陣列(logic

array)、嵌入式陣列(EAB)構(gòu)成。其中，邏輯陣列是由多個邏輯陣列塊(LAB)組成的，而每個邏輯陣列塊(LAB)又包含8個邏輯單元(logic

element)，在每行、列互連通道的兩端都有輸入/輸出單元(IOE)。

1.2 MAX+PLUSII開發(fā)軟件特點和設計流

用CPLD實現(xiàn)數(shù)字系統(tǒng)設計電路，關鍵技術是必須有一個優(yōu)秀的開發(fā)軟件。Altera公司的開發(fā)軟件MAX+PLUS

II界面豐富，使設計靈活、方便、高效。

(1)開放的界面

MAX+PLUS II軟件可與其它工業(yè)標準設計輸入、綜合與校驗工具相連接。設計人員可以使用Altera或標準EDA設計輸入工具來建立邏輯設計，對器件設計進行編譯，并能使用Altera或其EDASF校驗工具進行器件仿真。