基于賽靈思FPGA的頻率計(jì)設(shè)計(jì)

首先是將頻率分頻，產(chǎn)生1HZ頻率，程序如下：

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-- 說(shuō)明: 分頻模塊，將標(biāo)準(zhǔn)輸入頻率分頻為1HZ
-- 文件: fenpin.vhd
-- 作者:
-- 日期: 2012/04/09
-- 修改:
-- 軟件: Altera QuartusII 9.0
-- 芯片: Altera Cyclone FPGA (EP1C3T144C8)
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; --運(yùn)算符重載的一個(gè)頭文件

--實(shí)體描述部分
ENTITY fenpin IS
PORT( --端口聲明
CLKIN : IN STD_LOGIC;
CLK1HZ : OUT STD_LOGIC
);
END fenpin;

--結(jié)構(gòu)體描述部分
ARCHITECTURE bhv OF fenpin IS

SIGNAL Q : STD_LOGIC;

BEGIN
PROCESS(CLKIN)--IF語(yǔ)句放在進(jìn)程中
CONSTANT shuru_05CLK :integer := 50000; --shuru_05CLK是標(biāo)準(zhǔn)輸入頻率的一半，這里使shuru_05CLK=50000，
--就是假設(shè)標(biāo)準(zhǔn)信號(hào)是100000HZ，要根據(jù)實(shí)際輸入頻率更改這個(gè)常量
VARIABLE CNT :integer := 0 ;
BEGIN
IF (CLKIN'EVENT AND CLKIN='0') THEN --功能：當(dāng)時(shí)鐘下降沿到來(lái)，判斷變量CNT=shuru_05CLK的值沒(méi)有
IF CNT=shuru_05CLK THEN -- 不等于就繼續(xù)累加，直到CNT=shuru_05CLK，此時(shí)就將信
CNT := 0; Q = NOT Q; -- 號(hào)Q取反，并把CNT清零，也就是每shuru_05CLK（這里是
ELSE CNT := CNT + 1;-- 50000）次時(shí)鐘變化，才讓Q變一次，達(dá)到了分頻效果。
END IF;
END IF;
END PROCESS; --進(jìn)程結(jié)束
CLK1HZ = Q ;
END bhv; --結(jié)束結(jié)構(gòu)體

其次是測(cè)頻控制模塊，主要用來(lái)產(chǎn)生1S的閘門(mén)信號(hào)，如下：

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-- 說(shuō)明: 測(cè)頻控制模塊
-- 文件: kongzhi.vhd
-- 作者:
-- 日期: 2012/04/09
-- 修改:
-- 軟件: Altera QuartusII 9.0
-- 芯片: Altera Cyclone FPGA (EP1C3T144C8)
-------------------------------------------------------------------

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
--USE IEEE.STD_LOGIC_UNSIGNED.ALL; --運(yùn)算符重載的一個(gè)頭文件

--實(shí)體描述部分
ENTITY kongzhi IS
PORT( --端口聲明
CLKK : IN STD_LOGIC;
RST_CNT,CNT_EN,LOAD : OUT STD_LOGIC
);
END kongzhi;

--結(jié)構(gòu)體描述部分
ARCHITECTURE bhv OF kongzhi IS

SIGNAL Q : STD_LOGIC;

BEGIN
PROCESS(CLKK)--IF語(yǔ)句放在進(jìn)程中
BEGIN
IF (CLKK'EVENT AND CLKK='1') THEN
Q = NOT Q;
END IF;
IF CLKK='0' AND Q = '0' THENRST_CNT = '1' ;
ELSE RST_CNT = '0';
END IF;
END PROCESS; --進(jìn)程結(jié)束
CNT_EN = Q ;
LOAD = NOT Q ;
END bhv; --結(jié)束結(jié)構(gòu)體

第三步是計(jì)數(shù)器部分，對(duì)待測(cè)信號(hào)進(jìn)行頻率計(jì)數(shù)：

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-- 說(shuō)明: 1位十進(jìn)制計(jì)數(shù)器模塊
-- 文件: CNT10.vhd
-- 作者:
-- 日期: 2012/04/09
-- 修改:
-- 軟件: Altera QuartusII 9.0
-- 芯片: Altera Cyclone FPGA (EP1C3T144C8)
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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL; --運(yùn)算符重載的一個(gè)頭文件

--實(shí)體描述部分
ENTITY CNT10 IS
PORT( --端口聲明
CLK, CLR, EN, RESET : IN STD_LOGIC;
COUT : OUT STD_LOGIC;
Q : OUT STD_LOGIC_VECTOR ( 3 DOWNTO 0 )
);
END CNT10;

--結(jié)構(gòu)體描述部分
ARCHITECTURE bhv OF CNT10 IS

SIGNAL Q1 : STD_LOGIC_VECTOR ( 3 DOWNTO 0 );--定義四位寬的矢量型信號(hào)節(jié)點(diǎn)

BEGIN
PROCESS(CLR,CLK)--IF語(yǔ)句放在進(jìn)程中
BEGIN
IF RESET = '0' THEN Q1 = 0000;COUT = '0'; --復(fù)位信號(hào)，當(dāng)RESET為0時(shí)復(fù)位，正常為低電平
ELSIF CLR = '1' THEN Q1 = 0000;COUT = '0'; --清零信號(hào)，當(dāng)CLR為1時(shí)清零，正常為低電平
ELSIF CLK'EVENT AND CLK = '1' THEN
IF EN='1' THEN
IF Q19 THEN Q1 = Q1+1;COUT = '0'; --計(jì)數(shù)器未計(jì)滿9就繼續(xù)計(jì)數(shù)
ELSE Q1 = 0000;COUT = '1'; --計(jì)數(shù)器計(jì)滿9就清零，產(chǎn)生進(jìn)位信號(hào)
END IF;
END IF;
END IF;
END PROCESS; --進(jìn)程結(jié)束
Q = Q1; --端口賦值
END bhv; --結(jié)束結(jié)構(gòu)體