基于FPGA的高頻率ADC的實(shí)現(xiàn)

實(shí)現(xiàn)更高頻率的ADC

圖1右上角的較高頻ADC的前端仍然采用RC電路和LVDS輸入。過采樣觸發(fā)器捕獲LVDS輸入的比較結(jié)果。通過驅(qū)動(dòng)RC電路的通用LVCMOS輸出反饋這個(gè)信號(hào)。如果比較器輸出為邏輯“1”，這意味著模擬輸入高于RC電路的電壓。邏輯“1”通過觸發(fā)器采樣，并反饋到RC電路，使RC電路的電壓上升。如果比較器輸出為邏輯“0”，反饋信號(hào)將為邏輯“0”，這將會(huì)使得RC電壓更低。通過這個(gè)簡(jiǎn)單的反饋機(jī)制，數(shù)字值“跟蹤”模擬輸入頻率。

圖4的右下方展示了一個(gè)用紅色表示的采樣模擬輸入波形的示例，以及采樣觸發(fā)器的輸出：藍(lán)色的列代表一個(gè)邏輯“1”，白色列代表一個(gè)邏輯“0”。注意在通用脈沖編碼調(diào)制(PCM)格式中“1”和“0”的改變方式。

使用級(jí)聯(lián)積分梳狀(CIC)濾波器，PCM輸入數(shù)據(jù)可轉(zhuǎn)換成反映模擬輸入流頻率的輸出流。CIC的功能基本集成(增加或減少)單個(gè)位PCM信號(hào)，以生成所需比特?cái)?shù)的連續(xù)輸出信號(hào)。在圖4下方的例子中，將藍(lán)色位視為一個(gè)“1”，白色位作為“-1”，可以清楚地看到，求和(積分)運(yùn)算將產(chǎn)生輸入波形的數(shù)字表示。 (請(qǐng)注意，輸出波形將移位約半周期，因?yàn)橐粋€(gè)“1”序列將對(duì)應(yīng)數(shù)字值的增加，在圖4中， “1”序列在波形的“高”部分產(chǎn)生，而一系列“0”在波形的“低”部分產(chǎn)生。)

由于反饋環(huán)路的“跟蹤”過程，RC電路電壓可能圍繞模擬輸入電平擺動(dòng)。當(dāng)過采樣觸發(fā)器在“1”和“0”之間變化時(shí)，RC電路的電壓會(huì)從稍高于模擬輸入電平下降至稍低于模擬輸入電平。這個(gè)過程一直持續(xù)到模擬輸入電平發(fā)生變化。這種高頻率噪音可以通過使用可選的數(shù)字濾波器來消除。

圖4：Δ-Σ調(diào)制器的轉(zhuǎn)換階段的結(jié)果。

較高頻率的設(shè)計(jì)可以監(jiān)測(cè)多個(gè)用于工作和環(huán)境狀況通信的音頻附加信號(hào)。例如，可定期發(fā)出5k和12K Hz信號(hào)，以指示遠(yuǎn)程音頻監(jiān)控系統(tǒng)的狀態(tài)。這些信號(hào)可以指示設(shè)備的環(huán)境情況(溫度和濕度)。正如前面的例子，通過簡(jiǎn)單地添加更多的LVDS輸入，可以支持多路模擬信號(hào)。該設(shè)計(jì)可作為8個(gè)模擬信號(hào)的中心。通過時(shí)分多路復(fù)用輸入，僅需要使用一個(gè)數(shù)字邏輯的副本。

較高頻率的ADC測(cè)試結(jié)果

較高頻率的ADC電路已用*估板在Lattice XP2-17 FPGA上實(shí)現(xiàn)。測(cè)試期間使用具有0V至3.3V擺幅的15K Hz輸入信號(hào)。使用方案選項(xiàng)2的電路來處理模擬信號(hào)，圖1所示的方案選項(xiàng)2使用數(shù)字濾波器。結(jié)果顯示在圖3的下半部分，窗口的上方顯示接收信號(hào)，F(xiàn)FT在底部，F(xiàn)1頻率為15.1K Hz。下邊欄的結(jié)果給出9情況下的 ENOB以及61 dB的信噪比。這些結(jié)果表明，輸入信號(hào)已成功轉(zhuǎn)換為具有良好分辨率和信噪比的數(shù)字信號(hào)。