使用賽靈思Vivado設(shè)計套件的九大理由

　　您的開發(fā)團(tuán)隊是否需要在極短的時間內(nèi)打造出既復(fù)雜又富有競爭力的新一代系統(tǒng)?賽靈思All Programmable器件可助您一臂之力，它相對傳統(tǒng)可編程邏輯和I/O，新增了軟件可編程ARM^®處理系統(tǒng)、可編程模擬混合信號(AMS)子系統(tǒng)和不斷豐富的高復(fù)雜度的IP，支持開發(fā)團(tuán)隊突破原有的種種設(shè)計限制。賽靈思有多種All Programmable器件可供用戶選擇，構(gòu)成這些器件的各種硅片組合使用賽靈思獨特的高性能3D堆疊硅片互聯(lián)技術(shù)彼此互聯(lián)。這些領(lǐng)先一代的All Programmable器件為用戶提供的功能，遠(yuǎn)超常規(guī)可編程邏輯所能及，為用戶開啟了一個全面可編程系統(tǒng)集成的新時代。

　　All Programmable抽象化與自動化

　　All Programmable抽象化與自動化有何意義?

　　其意義在于采用賽靈思All Programmable器件，用戶的開發(fā)團(tuán)隊可以用更少的部件實現(xiàn)更多系統(tǒng)功能，提升系統(tǒng)性能，降低系統(tǒng)功耗，減少材料清單(BOM)成本，同時滿足嚴(yán)格的產(chǎn)品上市時間要求。但如果不借助強大的硬件、軟件、系統(tǒng)設(shè)計工具和設(shè)計流程，則無法將這些優(yōu)勢交到您的設(shè)計團(tuán)隊的手中，您也不可能實現(xiàn)這些優(yōu)勢。賽靈思把所需的這些硬件、軟件和系統(tǒng)設(shè)計開發(fā)流程統(tǒng)稱為“All Programmable 抽象化 (All Programmable Abstraction)”。

　　在這種使用All Programmable抽象化進(jìn)行先進(jìn)的領(lǐng)先一代的硬件、軟件和系統(tǒng)開發(fā)過程中，起著核心作用的是賽靈思Vivado^®設(shè)計套件。Vivado設(shè)計套件是一種以IP和系統(tǒng)為中心的、領(lǐng)先一代的全新SoC增強型綜合開發(fā)環(huán)境，可解決用戶在系統(tǒng)級集成和實現(xiàn)過程中常見的生產(chǎn)力瓶頸問題。

　　就在同類競爭解決方案還在試圖通過擴展過時且松散連接的分立工具來跟上片上集成的高速發(fā)展的時候，Vivado設(shè)計套件憑借業(yè)界最先進(jìn)的SoC增強型設(shè)計方法和算法，提供了獨特、高度集成的開發(fā)環(huán)境，為設(shè)計者帶來了設(shè)計生產(chǎn)力的極大提升。Vivado設(shè)計套件將硬件、軟件和系統(tǒng)工程師的生產(chǎn)力提升到了一個全新的水平。

　　以下九大理由，將讓您了解到Vivado設(shè)計套件為何能夠提供領(lǐng)先一代的設(shè)計生產(chǎn)力、簡便易用性， 以及強大的系統(tǒng)級集成能力：

　　加快系統(tǒng)實現(xiàn)

　　理由一：突破器件密度極限：在單個器件中更快速集成更多功能。

　　如果設(shè)計工具能夠讓All Programmable器件集成更多功能，用戶就能夠在系統(tǒng)設(shè)計中選擇盡可能小的器件，從而直接帶來系統(tǒng)成本和功耗的下降。Vivado設(shè)計套件提供一種集成環(huán)境，能夠讓架構(gòu)、軟件和硬件開發(fā)人員在通用設(shè)計環(huán)境中協(xié)作工作，從而最大程度地提升設(shè)計效率，充分發(fā)揮All Programmable器件的可編程邏輯架構(gòu)及其專用片上功能模塊的潛力。

　　以O(shè)penCores.org的以太網(wǎng)MAC(媒體訪問控制器)模塊設(shè)計為例。作為實驗，賽靈思反復(fù)原樣復(fù)制OpenCores以太網(wǎng)MAC，直至它們填充帶有693,120個邏輯單元的Virtex^®-7 690T FPGA。賽靈思又以類似的方法填充帶有622,000個邏輯單元的同類競爭器件。下圖顯示的是實驗結(jié)果。

　　按邏輯單元數(shù)量來衡量(一個“標(biāo)準(zhǔn)”的邏輯單元由一個4輸入LUT(查找表)和一個觸發(fā)器組成)，賽靈思Virtex-7 690T器件的原始容量比同類競爭器件(帶有622,000個邏輯單元)高出11%。但如圖1所示，如果用Vivado設(shè)計套件將所有這些以太網(wǎng)MAC模塊實例填充到賽靈思Virtex-7 690T器件中，賽靈思Virtex-7 690T器件要比同類競爭器件容納的實例數(shù)多出36%。這個實驗表明，Vivado設(shè)計套件與賽靈思7系列FPGA架構(gòu)結(jié)合使用所產(chǎn)生的效率，要遠(yuǎn)高于同類競爭工具/器件組合所產(chǎn)生的效率。

　　(注：圖1根據(jù)LUT和Slice計數(shù)結(jié)果，對賽靈思7系列All Programmable器件和同類競爭可編程邏輯器件進(jìn)行比較。賽靈思7系列All Programmable器件slice含四個6輸入LUT、八個觸發(fā)器以及相關(guān)的多路復(fù)用器和算術(shù)進(jìn)位邏輯，相當(dāng)于1.6個邏輯單元。)

圖1：復(fù)制次數(shù)與架構(gòu)資源利用率的對比

　　Vivado設(shè)計套件如何最大化器件利用率

　　Vivado設(shè)計套件之所以能夠?qū)崿F(xiàn)更高的器件利用率，是因為它采用高級擬合算法，而且賽靈思7系列可編程邏輯架構(gòu)在每個Slice內(nèi)采用真正獨立的LUT。值得注意的是，圖1詳盡地體現(xiàn)了賽靈思7系列的LUT和Slice擬合結(jié)果，兩者均實現(xiàn)了近100%的利用率。而同類競爭的可編程邏輯器件在器件利用率僅達(dá)到63%就用盡了可用的Slice。產(chǎn)生這種低利用率的根源歸咎于該競爭器件的可編程邏輯架構(gòu)，這種架構(gòu)在許多情況下不允許把兩個LUT捆綁成一個物理集群。在完整的設(shè)計中，這顯然會產(chǎn)生大量未充分利用的集群。這是由于為了滿足架構(gòu)的引腳共享要求，只有一個LUT得到使用，而另一個LUT則不能再用于設(shè)計中其余的邏輯。這項實驗清楚地表明，用戶可以使用更小的7系列All Programmable來實現(xiàn)更大的系統(tǒng)設(shè)計。

　　在這個IP模塊擬合實驗中，Vivado設(shè)計套件與同類可編程器件形成了鮮明的對：Vivado設(shè)計套件實現(xiàn)了99%的LUT利用率，而且即便在如此高利用率水平下，它還能在完成設(shè)計布局布線的同時，滿足時序約束。Vivado布局布線算法旨在處理高密度、高難度設(shè)計，便于用戶將更多邏輯置于該器件中，從而降低用戶的系統(tǒng)材料清單(BOM)成本和系統(tǒng)功耗。

　　理由二：Vivado以可預(yù)測的結(jié)果提供穩(wěn)健可靠的性能和低功耗

　　出于納米級IC設(shè)計的物理原因，互聯(lián)已經(jīng)成為28nm及更高工藝節(jié)點的可編程邏輯器件架構(gòu)的性能瓶頸。Vivado設(shè)計套件采用先進(jìn)的布局布線算法，可突破該性能瓶頸，而且點擊鼠標(biāo)即可得到高性能結(jié)果。

　　Vivado設(shè)計套件的分析型布局布線算法能夠同步優(yōu)化包括時序、互聯(lián)使用和走線長度在內(nèi)的多重變量，提供可預(yù)測的設(shè)計收斂。同時，Vivado的實現(xiàn)引擎可保證在邏輯利用率高的大型器件上得到的結(jié)果和在器件利用率較低的設(shè)計上得到的結(jié)果一樣優(yōu)異。此外，在系統(tǒng)設(shè)計規(guī)模隨著系統(tǒng)功能的增加而逐步增大的情況下，Vivado既能保持高性能結(jié)果，還能提高各次運行結(jié)果間的一致性。

　　如圖2所示，與同類競爭工具相比，Vivado設(shè)計套件可隨著利用率的提升提供更出色的性能，同時還能處理更大規(guī)模的設(shè)計。