使用賽靈思Vivado設(shè)計套件的九大理由

　　圖8顯示的是系統(tǒng)級設(shè)計在Vivado IP集成器中的視圖，這個系統(tǒng)采用了一個賽靈思Zynq-7000處理系統(tǒng)、Vivado HLS生成的圖像濾波器加速器和一個用Vivado System Generator for DSP生成的增益控制加速器。

圖8：用Vivado HLS和System Generator加速器完成的Zynq設(shè)計

　　Zynq-7000處理系統(tǒng) Vivado HLS生成的圖像濾波器加速器
　　System Generator生成的增益控制加速器

　　加速系統(tǒng)驗證

　　理由七：用于設(shè)計和仿真的Vivado集成設(shè)計環(huán)境

　　Vivado設(shè)計套件還提供完整的全集成成套工具，用于在先進(jìn)的集成設(shè)計環(huán)境(IDE)中完成設(shè)計輸入、時序分析、硬件調(diào)試和仿真工作。Vivado設(shè)計套件的集成設(shè)計環(huán)境的這種設(shè)計分析功能采用共享的可擴(kuò)展數(shù)據(jù)模型，以容納超大型All Programmable器件。Vivado設(shè)計套件在整個設(shè)計流程中使用這一單一的數(shù)據(jù)模型，讓設(shè)計團(tuán)隊能夠盡早在整個設(shè)計流程中隨時掌握時序、功耗、資源利用率、路由擁塞等關(guān)鍵設(shè)計指標(biāo)。估算也會隨著設(shè)計流程的推進(jìn)越來越準(zhǔn)確，從而在減少設(shè)計迭代次數(shù)的同時推動更快完成設(shè)計收斂。

圖9：VIVADO設(shè)計套件在整個設(shè)計流程中至始至終使用一個共享的可擴(kuò)展數(shù)據(jù)模型

　　Vivado設(shè)計套件是唯一在自身的集成設(shè)計環(huán)境中提供混合語言仿真器的設(shè)計解決方案。而同類競爭仿真器的用戶必須或選擇VHDL仿真，或選擇Verilog仿真。對集成眾多廠商提供的IP的最新系統(tǒng)設(shè)計來說，混合語言仿真器至關(guān)重要。

　　Vivado設(shè)計套件的仿真和調(diào)試使用相同的波形觀測儀，這樣可以避免從仿真環(huán)境切換到硬件調(diào)試環(huán)境后還需要重新學(xué)習(xí)。競爭解決方案往往迫使用戶學(xué)習(xí)和使用不同波形的工具來完成相同工作。在仿真功能和調(diào)試功能全集成的情況下，設(shè)計團(tuán)隊能夠更快地完成工作，且避免出錯，使用Vivado設(shè)計套件就是這種情況。

　　類似地，同類競爭開發(fā)工具的交叉探測功能呈碎片化且極度有限。此外這些交叉探測功能一般局限于某種單一的工具。與此對比鮮明的是，Vivado設(shè)計套件提供的全面、集成式front-to-back交叉探測功能，適用于所有不同設(shè)計視圖，諸如實現(xiàn)設(shè)計、綜合設(shè)計、時序報告，甚至還可追溯到設(shè)計團(tuán)隊的原始RTL代碼。

　　由于Vivado設(shè)計套件使用單一數(shù)據(jù)模型架構(gòu)，所以可在各種設(shè)計資源、原理圖視圖、層級瀏覽器、設(shè)計報告、消息、布局規(guī)劃和Vivado器件編輯器(Vivado Device Editor)之間進(jìn)行大范圍交叉探測。借助這種獨(dú)特的功能，可以即時反饋整個系統(tǒng)開發(fā)過程中發(fā)現(xiàn)的任何設(shè)計問題，從而加快調(diào)試，快速完成時序收斂。

　　此外，競爭性設(shè)計解決方案使用多個磁盤文件用于工具間通信。使用多個磁盤文件帶來的復(fù)雜性和低效率不僅會降低工具性能，而且還會造成多重接口，從而顯著增大工具間溝通不暢的幾率。然而，Vivado設(shè)計套件則不存在這種問題。它采用單一的共享數(shù)據(jù)模型處理設(shè)計的各方面工作，如圖10所示。

圖10：Vivado設(shè)計套件的單一共享數(shù)據(jù)模型平滑地集成各類設(shè)計工作

　　同類競爭設(shè)計解決方案 時序分析
　　集成 IP
　　實現(xiàn)

　　理由八：綜合而全面的硬件調(diào)試

　　Vivado設(shè)計套件的探測方法直觀、靈活、可重復(fù)。設(shè)計人員可選擇最適合自己設(shè)計流程的探測策略：

　　♦ RTL設(shè)計文件、綜合設(shè)計和XDC約束文件
　　♦ 網(wǎng)表插入
　　♦ 用于自動運(yùn)行探測的互動式TCL或腳本

　　先進(jìn)的觸發(fā)器和采集功能

　　Vivado設(shè)計套件為檢測復(fù)雜事件提供先進(jìn)的觸發(fā)器和采集功能。在調(diào)試進(jìn)程中所有的觸發(fā)器參數(shù)均可使用，用戶可以實時檢查或動態(tài)修改參數(shù)，且無需重新編譯設(shè)計。

　　Zynq SoC支持處理器系統(tǒng)(PS)與可編程邏輯(PL)之間交叉觸發(fā)

　　Vivado設(shè)計套件還支持Zynq-7000 All Programmable SoC器件內(nèi)處理器系統(tǒng)(PS)與可編程邏輯(PL)之間的交叉觸發(fā)。有了這項功能，結(jié)合使用賽靈思軟件開發(fā)套件(SDK)、Vivado IP集成器和Vivado邏輯分析器(Vivado Logic Analyzer)，可以協(xié)同調(diào)試同時使用Zynq處理器系統(tǒng)和可編程邏輯的嵌入式設(shè)計。再搭配強(qiáng)大的軟件調(diào)試器GNU Debugger(GDB)實用工具，設(shè)計人員使用Vivado IP集成器和Vivado邏輯分析器可以同步調(diào)試軟/硬件算法。Zynq-7000 All Programmable SoC平臺和賽靈思ILA(集成邏輯分析器)IP核間提供有特定的接口信號，可支持無縫協(xié)同調(diào)試操作。

　　實現(xiàn)硬件實時讀/寫操作 — JTAG to AXI Master

　　Vivado設(shè)計套件可在硬件調(diào)試過程中實時地完成Zynq處理器系統(tǒng)和可編程邏輯間的讀/寫事務(wù)處理。最新調(diào)試IP核(JTAG to AXI Master)與簡便易用的IP Integrator流相結(jié)合，能夠在設(shè)計中訪問任何基于AXI的IP模塊中的數(shù)據(jù)。