一種12位50 MS／s CMOS流水線A／D轉(zhuǎn)換器

摘要：采用TSMC 0．18 μm 1P6M工藝設(shè)計了一個12位50 MS／s流水線A／D轉(zhuǎn)換器(ADC)。為了減小失真和降低功耗，該ADC利用余量增益放大電路(MDAC)內(nèi)建的采樣保持功能，去掉了傳統(tǒng)的前端采樣保持電路，采用時間常數(shù)匹配技術(shù)，保證輸入高頻信號時，ADC依然能有較好的線性度；利用數(shù)字校正電路降低了ADC對比較器失調(diào)的敏感性。使用Cadence Spectre時電路進(jìn)行仿真。結(jié)果表明，輸入耐奎斯特頻率的信號時，電路SNDR達(dá)到72．19 dB，SFDR達(dá)到88．23 dB。當(dāng)輸入頻率為50 MHz的信號時，SFDR依然有80．51 dB。使用1．8 V電源電壓供電，在50 MHz采樣率下，ADC功耗為128 mW。
關(guān)鍵詞：A／D轉(zhuǎn)換器；流水線結(jié)構(gòu)；時間常數(shù)匹配；數(shù)字校正

0 引言
A／D轉(zhuǎn)換器(ADC)作為數(shù)字世界與真實世界的接口已經(jīng)成為了現(xiàn)代電子系統(tǒng)不可或缺的一部分。在各種類型的ADC中，流水線結(jié)構(gòu)是當(dāng)今滿足高速高精度要求的重要實現(xiàn)手段。在一些需要10位以上轉(zhuǎn)換精度，數(shù)十兆轉(zhuǎn)換速率的場合，如無線通信、雷達(dá)、數(shù)字視頻廣播處理等領(lǐng)域，流水線ADC得到了極廣泛的應(yīng)用。傳統(tǒng)的流水線ADC前端總是配置有采樣保持電路(SHA)。SHA除了自身消耗一定的面積和功耗外，還引入了很大的噪聲，是流水線ADC的主要噪聲源之一。由于高的噪聲需要用大電容來克服，因此，取消SHA會允許系統(tǒng)使用更小的電容，這對減小系統(tǒng)功耗有決定意義。另外，采樣保持電路還會因為讓輸入信號混入諧波成分而給ADC帶來失真。在ADC前端使用SHA的唯一原因是由此可以避免當(dāng)輸入信號頻率較高時，ADC的性能受到孔徑誤差的限制。
本文設(shè)計了一個沒有SHA電路的12位50 MS／s的流水線ADC。通過使用時間常數(shù)匹配技術(shù)來抑制高頻輸入時產(chǎn)生的孔徑誤差。利用數(shù)字校正電路降低、ADC對比較器失調(diào)的敏感性。結(jié)果表明，輸入耐奎斯特頻率的信號時，電路SNDR達(dá)到72．19 dB，SFDR達(dá)到88．23 dB。當(dāng)輸入頻率為50 MHz的信號時，SFDR依然有80．51 dB。

1 系統(tǒng)結(jié)構(gòu)設(shè)計
流水線ADC由多級級聯(lián)而成，對于級數(shù)和每級的精度都有不同選擇。使用每級1．5位的結(jié)構(gòu)可以多產(chǎn)生1位冗余位來進(jìn)行數(shù)字冗余修正，大大減小比較器失調(diào)造成的影響；其次，這種結(jié)構(gòu)的反饋系數(shù)是0．5，運放可以獲得較大的閉環(huán)帶寬。
圖1是ADC結(jié)構(gòu)示意圖。整個流水線由10級，每級1．5位的子級電路和1個2位的快閃型ADC(FLASH ADC)組成。輸入信號直接輸入到第一級，經(jīng)過逐級轉(zhuǎn)換，把得到的22位數(shù)字輸出送入數(shù)字誤差校正單元進(jìn)行校正。最后輸出12位的數(shù)字碼。

由于沒有SHA模塊，故利用第一級電路中經(jīng)修改過的余量增益電路(MDAC)替代SHA完成對輸入信號的采樣保持。具體的實現(xiàn)方式如圖2所示。
圖2中MDAC由運算放大器，采樣電容Cs1，Cs2，編碼控制電路及一系列開關(guān)構(gòu)成。Cc1，Cc2和2個比較器構(gòu)成子A／D轉(zhuǎn)換器(Sub ADC)。第1級電路的時鐘被分為了三相。輸入信號在CKSP結(jié)束時被采樣到Cs1，Cs2，Cc1，Cc2上。為了保持高線性度，輸入開關(guān)采用了柵壓自舉(Boot-strapped)開關(guān)。在CKL相時，Cc1，Cc2與輸入?yún)⒖茧妷合噙B。Cc1，Cc2與比較器相連接的極板一側(cè)會感生出輸入?yún)⒖茧妷号c輸入信號的差值。把這個差值送入比較器即可得到輸入信號與參考電平的大小關(guān)系。當(dāng)CKL結(jié)束時，鎖存器鎖存比較結(jié)果。而編碼電路則根據(jù)比較結(jié)果生成控制碼供MDAC求值時使用。在CK1相位時，Cs1與輸出相連，Cs2根據(jù)控制碼與不同的參考電平相連，MDAC開始求值。
第2～10級電路使用傳統(tǒng)的每級1．5位的結(jié)構(gòu)。同時，由于每級電路對精度的要求逐漸放低，因此可以在每級使用不同規(guī)格的運放以降低功耗與面積。本文使用了3種功耗依次遞減的運放。可以設(shè)計更多的運放，以進(jìn)一步降低功耗。