IC電路中電源系統(tǒng)EMC的研究

隨著電子、電力電子、電氣設(shè)備的應(yīng)用范圍越來越廣泛，設(shè)備運(yùn)行中產(chǎn)生的高密度、寬頻譜的電磁信號充滿了整個(gè)設(shè)備空間，形成了復(fù)雜的電磁環(huán)境從而造成了電磁干擾等情況。尤其在電源電路中，電磁環(huán)境最復(fù)雜，所受的干擾影響也最嚴(yán)重。本文中將就高速數(shù)字電路電源系統(tǒng)的EMC設(shè)計(jì)做深入研究，商討避免或減少電磁干擾的方法。

一、 電磁兼容的相關(guān)知識

國家標(biāo)準(zhǔn)GB/T4765-1995《電磁兼容術(shù)語》對電磁兼容所下的定義：“設(shè)備或系統(tǒng)在其電磁環(huán)境中能正常工作且不對該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。”

二、 電源系統(tǒng)的電磁干擾方式

電源干擾的復(fù)雜性原因之一是包含了許多可變的因素。首先，電源干擾可以以“共模”或“差模”方式存在，這是根據(jù)電磁干擾噪聲對于電路作用的形態(tài)來進(jìn)行劃分的，如圖1所示。任何電路中都存在共模和差模電流。共模和差模電流決定了傳播的電磁能量的大小。如果給定一對導(dǎo)線，一個(gè)返回參考平面，那么這兩種模式中至少有一種將會存在，但通常是共存。一般來說，差模信號攜帶數(shù)據(jù)或有用信息，而共模信號是差模信號的負(fù)面效果，不包含有用信息，是輻射的主要來源，解決起來相當(dāng)?shù)穆闊?/p>

圖1共模與差模干擾示意圖

三、 電源系統(tǒng)的電磁干擾類型

造成電源干擾復(fù)雜性的第二個(gè)原因是干擾表現(xiàn)的形式很多，從持續(xù)期很短的尖峰干擾直至電網(wǎng)完全失電，其中也包括了電壓的變化(如電壓跌落、浪涌和中斷)、頻率變化、波形失真(包括電壓和電流的)、持續(xù)噪聲或雜波，以及瞬變等。我們根據(jù)國內(nèi)外的抗擾度測試的一系列標(biāo)準(zhǔn)和實(shí)際應(yīng)用中常常出現(xiàn)的問題，總結(jié)了電源干擾的常見起因，如表1所示。

四、 電磁干擾的途徑

從電磁兼容標(biāo)準(zhǔn)來說，電磁干擾基本上被分成傳導(dǎo)噪聲和輻射噪聲。這也是一種直觀分類，一種是接觸性的干擾，一種是非接觸性。電磁干擾就其實(shí)際作用于電路的機(jī)理有四種傳輸方式：傳導(dǎo)耦合，電磁場耦合，磁場耦合和電場耦合，如圖2所示。

圖2耦合方式

1 抗干擾措施

因?yàn)橹绷鞣€(wěn)壓電源既是一個(gè)敏感器件也是一個(gè)噪聲源，因此我們就有如下的濾波策略：一個(gè)是對電源系統(tǒng)的前端入口處進(jìn)行濾波。因?yàn)橥饨鐚﹄娫聪到y(tǒng)的影響基本上都是通過入口的電源線引入到電源系統(tǒng)中的。無論是傳導(dǎo)噪聲，還是輻射噪聲都是會耦合到電源線上。因此，該處的濾波要精心處理。二是電源系統(tǒng)的出口，一般來說，這里不應(yīng)該有太多問題，因?yàn)槲覀冞x擇和設(shè)計(jì)電源時(shí)，都要基于一定的參數(shù)和性能指標(biāo)。但是為了解如何能夠達(dá)到最佳的電源性能，需要考慮出口的濾波性能。

如圖3所示是對所有可能噪聲干擾路徑的噪聲抑制的方法。這就分成兩種方法，一種是EMI濾波器，一種是屏蔽。屏蔽更多是涉及到機(jī)殼整體的機(jī)械結(jié)構(gòu)設(shè)計(jì)，往往對系統(tǒng)的布局布置有更多考慮。從電路設(shè)計(jì)的角度，我們更多的是要考慮EMI濾波器。因?yàn)楦鼮閺V泛的干擾都是從線路上溢出或是從線路上的耦合中產(chǎn)生的，因此在線路上的濾波對輻射的抑制效果更明顯一點(diǎn)。

圖3抗干擾措施

2 電源系統(tǒng)的板級電磁兼容設(shè)計(jì)

在電源設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)就是電源系統(tǒng)的板級電路設(shè)計(jì)問題，這也是從電源技術(shù)的選擇、電源架構(gòu)的搭建、電源器件的定型，以及電源濾波的設(shè)計(jì)等一系列的概念設(shè)計(jì)(原理設(shè)計(jì))問題走向了最終的物理實(shí)現(xiàn)(PCB 設(shè)計(jì))的過程。

在設(shè)計(jì)數(shù)字電路系統(tǒng)中，我們要通過電源分配系統(tǒng)(Power Distribution System)達(dá)到兩個(gè)基本的目的：為數(shù)字信號轉(zhuǎn)換提供穩(wěn)定的電壓參考，為所有邏輯器件分配電源。

在實(shí)際的電路設(shè)計(jì)中，要達(dá)到這兩個(gè)目的已經(jīng)越來越復(fù)雜了。在高速數(shù)字電路系統(tǒng)中，信號完整性問題變得非常的突出。一個(gè)非常重要的問題就是電源分配系統(tǒng)的軌道塌陷(Rail Collapse)。由于電源技術(shù)呈現(xiàn)出低電壓、開關(guān)電源開關(guān)頻率高頻化等一些不利于解決信號完整性的狀況，電源完整性被作為一個(gè)新的研究方向被提了出來。

通常電源完整性問題主要有兩個(gè)途徑來解決：優(yōu)化電路板的層疊設(shè)計(jì)及布局布線和增加去耦電容。

下面主要介紹增加去耦電容的方法。

(1)去耦的原理

去耦電容就像是靠近需求點(diǎn)的能量存儲器一樣。通過在器件附近的電源和地之間添加去耦電容，可在快速突發(fā)周期內(nèi)來提供獨(dú)立于電源的能量，通過足夠的儲量保證所需要的電壓對于一個(gè)給定的電流 I，紋波電壓或電壓降可以用公式(1)表述：

公式(2)說明了吸取電流導(dǎo)致的電壓降V。正如大多數(shù)的CMOS電路，IC只有在晶體管開關(guān)時(shí)才會汲取電流。這意味著當(dāng)IC開關(guān)時(shí)就汲取電流，會產(chǎn)生一個(gè)電壓降而造成電源分布系統(tǒng)的電源紋波噪聲。進(jìn)一步看，隨著處理器速度的增加，紋波噪聲也會由于更多的邏輯狀態(tài)吸收電流而相應(yīng)的大量增加。

隨著電路系統(tǒng)時(shí)鐘頻率的增加，很多情況就不能按照理想的電容器來考慮了。一個(gè)實(shí)際的電容不論是陶瓷電容還是電解電容，都可以被簡化成一個(gè)串聯(lián)RLC的模型。一個(gè)電容模型包括自身的電容C，還包括了等效的串聯(lián)電感 ESL 和等效串聯(lián)電阻ESR這兩個(gè)重要的參數(shù)。這個(gè)串聯(lián)模型的阻抗幅值是：

等效串聯(lián)電阻和等效串聯(lián)電感都是實(shí)際電容的寄生參數(shù)。