采用VC++程序的FPGA重配置設計方案
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結合對
圖1中借用原系統(tǒng)DSP處理器的控制功能來完成上位機控制命令及下載數據的接收，上位機與系統(tǒng)之間采用PCI總線接口。上位機命令由DSP處理器進行解析，并隨后發(fā)送到配置芯片控制器中，配置芯片控制器可由CPLD器件構成，它的編程采用EEPROM或FLASH技術，且無需外部存儲器芯片。
在設計中，上位機通過PCI總線建立通信并發(fā)送配置命令及數據至DSP，DSP以串行方式通知配置芯片控制器發(fā)送控制命令以及要進行配置的數據包，同時，配置芯片控制器在解析命令后，還應執(zhí)行相應的操作，并完成FPGA配置芯片所需的下載時序及配置數據。配置芯片的數據下載過程稱為編程操作，編程完成后，再啟動配置操作，即可進行FPGA從配置芯片讀取新的系統(tǒng)配置程序過程。與常用的FPGA配置方法相比較，本文所采用的FPGA可重構設計的硬件結構更加簡單，用戶操作也更加方便，而且在對FPGA的配置芯片寫入配置程序數據的時候，并不會影響到FPGA的繼續(xù)工作，系統(tǒng)重構的時隙也更小。
DSP控制程序一般采用中斷等待的設計思想，處理器上電啟動后，首先對自身的工作方式進行設置，然后對系統(tǒng)各個功能模塊進行初始化操作，使其工作在一個確定的已知狀態(tài)下。之后，在完成系統(tǒng)的初始化以后，DSP程序進入空閑等待狀態(tài)，直到標志著上層命令已送達控制邏輯的中斷信號有效，程序再從空閑等待狀態(tài)進入中斷服務程序，然后判斷是系統(tǒng)配置命令，還是其他工作命令。若接收到配置命令，則進入串口中斷服務程序，隨后判斷配置命令的類別，并進入相應的子函數程序，包括配置模式、用戶模式、擦除、擦除延時、寫數據等多個子函數。配置模式是指系統(tǒng)通過發(fā)送控制命令來獲取FPGA配置芯片的數據信號線、時鐘信號線以及片選信號線的控制權，從而進行讀寫操作。調用配置模式子函數后，發(fā)送不同的命令控制字，便可以選擇配置不同的配置器件。
本系統(tǒng)中的邏輯電路平臺由2片Altra公司FPGA芯片構成，其對應的配置芯片分別為EPCS16和EPCS1器件，設計中，可以分別為這兩片配置芯片設置各自的32位控制字。用戶模式子函數可在系統(tǒng)對EPCS配置芯片的寫數據操作完成后，通過系統(tǒng)發(fā)送控制命令來釋放配置芯片EPCS的數據信號線、時鐘信號線以及片選信號線的控制權，這樣，FPGA將恢復到用戶所設置的工作模式。
2 可重配置軟件方案
用戶發(fā)送配置數據流到EPCS對FPGA進行配置的結構圖如圖2所示，其中PC機部分為上位機配置控制的用戶軟件宿主。配置控制軟件主要包括用戶應用程序(Win32應用程序)、儀器驅動程序、總線驅動程序三部分，總線驅動位于整個軟件系統(tǒng)的最底層，可通過硬件抽象層(HAL)直接與硬件進行交流。儀器驅動位于總線驅動和用戶應用程序之間。它對上可為屏蔽底層工作細節(jié)提供應用程序調用的接口函數，對下則可發(fā)送命令或接收數據。用戶應用程序則位于軟件結構的最上層，可通過調用儀器驅動程序，間接地與底層進行交互。其結構圖如圖3所示。
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