FPGA時序收斂

您編寫的代碼是不是雖然在仿真器中表現(xiàn)正常，但是在現(xiàn)場卻斷斷續(xù)續(xù)出錯?要不然就是有可能在您使用更高版本的工具鏈進(jìn)行編譯時，它開始出錯。您檢查自己的測試平臺，并確認(rèn)測試已經(jīng)做到 100% 的完全覆蓋，而且所有測試均未出現(xiàn)任何差錯，但是問題仍然頑疾難除。

　　雖然設(shè)計(jì)人員極其重視編碼和仿真，但是他們對芯片在 FGPA 中的內(nèi)部操作卻知之甚少，這是情有可原的。因此，不正確的邏輯綜合和時序問題(而非邏輯錯誤)成為大多數(shù)邏輯故障的根源。

　　但是，只要設(shè)計(jì)人員措施得當(dāng)，就能輕松編寫出能夠創(chuàng)建可預(yù)測、可靠邏輯的 FPGA 代碼。

　　在 FPGA 設(shè)計(jì)過程中，需要在編譯階段進(jìn)行邏輯綜合與相關(guān)時序收斂。而包括 I/O 單元結(jié)構(gòu)、異步邏輯和時序約束等眾多方面，都會對編譯進(jìn)程產(chǎn)生巨大影響，致使其每一輪都會在工具鏈中產(chǎn)生不同的結(jié)果。為了更好、更快地完成時序收斂，我們來進(jìn)一步探討如何消除這些差異。

　　I/O 單元結(jié)構(gòu)

　　所有 FPGA 都具有可實(shí)現(xiàn)高度定制的 I/O 引腳。定制會影響到時序、驅(qū)動強(qiáng)度、終端以及許多其它方面。如果您未明確定義 I/O 單元結(jié)構(gòu)，則您的工具鏈往往會采用您預(yù)期或者不希望采用的默認(rèn)結(jié)構(gòu)。如下 VHDL 代碼的目的是采用“sda: inout std_logic;”聲明創(chuàng)建一個稱為 sda 的雙向 I/O 緩沖器。

　　圖1 – FPGA 編輯器視圖顯示了部分雙向I/O散布在I/O緩沖器之外。

　　當(dāng)綜合工具發(fā)現(xiàn)這組代碼時，其中缺乏如何實(shí)施雙向緩沖器的明確指示。因此，工具會做出最合理的猜測。

　　實(shí)現(xiàn)上述任務(wù)的一種方法是，在 FPGA 的 I/O 環(huán)上采用雙向緩沖器(事實(shí)上，這是一種理想的實(shí)施方式)。另一種選擇是采用三態(tài)輸出緩沖器和輸入緩沖器，二者都在查詢表 (LUT) 邏輯中實(shí)施。最后一種可行方法是，在 I/O 環(huán)上采用三態(tài)輸出緩沖器，同時在 LUT 中采用輸入緩沖器，這是大多數(shù)綜合器選用的方法。這三種方法都可以生成有效邏輯，但是后兩種實(shí)施方式會在I/O 引腳與 LUT 之間傳輸信號時產(chǎn)生更長的路由延遲。此外，它們還需要附加的時序約束，以確保時序收斂。FPGA 編輯器清晰表明：在圖 1 中，我們的雙向 I/O 有一部分散布在 I/O 緩沖器之外。

　　教訓(xùn)是切記不要讓綜合工具猜測如何實(shí)施代碼的關(guān)鍵部分。即使綜合后的邏輯碰巧達(dá)到您的預(yù)期，在綜合工具進(jìn)入新版本時情況也有可能發(fā)生改變。應(yīng)當(dāng)明確定義您的 I/O 邏輯和所有關(guān)鍵邏輯。以下 VHDL 代碼顯示了如何采用 Xilinx® IOBUF 原語對 I/O 緩沖器進(jìn)行隱含定義。另外需要注意的是，采用相似方式明確定義緩沖器的所有電氣特性。

　　在圖 2 中，F(xiàn)PGA 編輯器明確顯示，我們已完全在 I/O 緩沖器內(nèi)部實(shí)施了雙向 I/O。