一種FPGA能耗優(yōu)化的方法設(shè)計(jì)

能耗給設(shè)計(jì)帶來(lái)的限制可能比任何一個(gè)其他因素都多。隨著一個(gè)新概念的不斷發(fā)展，平衡新功能和能耗效率成為一個(gè)首要問(wèn)題。

　　控制，并降低電子設(shè)計(jì)的能耗將使整個(gè)產(chǎn)品的開(kāi)發(fā)流程受益。這樣可以將一個(gè)不合適的產(chǎn)品改進(jìn)以適應(yīng)市場(chǎng)，更能為成本和制造上帶來(lái)巨大變化。舉例來(lái)說(shuō)，一個(gè)低能耗的設(shè)計(jì)使用更小的電源，更少的元件，和一個(gè)更小的外殼。這樣可以減低設(shè)計(jì)的復(fù)雜程度，并最終降低產(chǎn)品的成本。

　　讓電子產(chǎn)品的設(shè)計(jì)符合電源要求需要各個(gè)方面的配合。系統(tǒng)工程師，軟件工程師，嵌入式工程師，和板級(jí)布線工程師都需要對(duì)設(shè)計(jì)工具和方法加以考慮來(lái)達(dá)到目前的能耗目標(biāo)。新技術(shù)設(shè)計(jì)流程和市場(chǎng)趨勢(shì)給工程師帶來(lái)了新的挑戰(zhàn)，而我們也要對(duì)產(chǎn)品開(kāi)發(fā)系統(tǒng)做出改變。

　　新的困境

　　能耗管理不是一個(gè)新問(wèn)題，但是當(dāng)產(chǎn)品尺寸在不斷縮小，便攜式產(chǎn)品到處都是的時(shí)候，情況就已經(jīng)改變了。薄型電源電池，小尺寸外殼的復(fù)雜性，和對(duì)高性能的需求都對(duì)電源管理構(gòu)成了很大的挑戰(zhàn)。

　　而類似FPGA等可編程器件的加入則更增加了管理的復(fù)雜性。與內(nèi)在功能和能耗可以預(yù)測(cè)的傳統(tǒng)設(shè)備相比，FPGA的能耗不能僅僅從簡(jiǎn)單的數(shù)據(jù)來(lái)推測(cè)。FPGA的能耗和內(nèi)部的程序的尺寸和種類有很大的關(guān)系。

　　在嵌入式FPGA設(shè)備中管理能耗的難度和設(shè)備本身一樣的復(fù)雜。因?yàn)镕PGA的能耗很大程度上取決于內(nèi)部的程序，能耗僅可被可以計(jì)算嵌入式自身能耗的工具來(lái)預(yù)測(cè)。另一個(gè)選擇就是等到原型的階段，通過(guò)“真實(shí)的”電源消耗來(lái)計(jì)算，以此來(lái)修改設(shè)計(jì)以達(dá)到性能和能耗的平衡。但是這樣的延遲計(jì)算使得傳統(tǒng)的設(shè)計(jì)流程無(wú)法支持目前的需求。

　　不管怎樣，F(xiàn)PGA為設(shè)計(jì)實(shí)現(xiàn)了獨(dú)特的靈活性，并在性能上和ASIC拉近了差距，對(duì)現(xiàn)代的很多產(chǎn)品設(shè)計(jì)是很有吸引力的。但是能耗的不確定性和分析仍然是一個(gè)大問(wèn)題。看一下影響FPGA設(shè)備能耗的原因可以解釋管理的復(fù)雜程度和預(yù)測(cè)的難度。

　　FPGA電源分析

　　傳統(tǒng)volatile FPGA的一個(gè)獨(dú)特特性是，當(dāng)設(shè)備剛打開(kāi)時(shí)以及當(dāng)設(shè)備從休眠模式被喚醒以后的電流消耗會(huì)產(chǎn)生一個(gè)明顯的波動(dòng)。這需要在設(shè)計(jì)中被考慮到，并且和低功耗模式一起保持很好的平衡。當(dāng)模式改變或者設(shè)備被關(guān)閉時(shí)，設(shè)備在功耗最高時(shí)會(huì)被重新編程以恢復(fù)設(shè)備運(yùn)行。

　　增加控制功能以讓全部或部分嵌入式硬件關(guān)閉固然可以節(jié)約大量的能耗，但是在實(shí)際應(yīng)用中這樣的節(jié)約需要用電源分析工具來(lái)進(jìn)行預(yù)測(cè)。

　　到目前位置，F(xiàn)PGA能耗控制中最大的變數(shù)是動(dòng)態(tài)電源，也就是來(lái)自實(shí)時(shí)操作的影響。

　　從時(shí)鐘信號(hào)到I/O輸出，動(dòng)態(tài)電源受到FPGA可編程內(nèi)容的影響。而可編程內(nèi)容則在產(chǎn)品的開(kāi)發(fā)過(guò)程中不斷的在變化。當(dāng)設(shè)備CMOS組的電容根據(jù)邏輯層面的變化而被充電時(shí)，能量就被消耗了。

　　動(dòng)態(tài)電源消耗是一個(gè)包含頻率，電容和電壓的整體，從設(shè)計(jì)角度來(lái)講，降低時(shí)鐘頻率和電壓將會(huì)提高能耗效率。采用多處理器，并行低能耗處理，系列數(shù)據(jù)通道，適應(yīng)性時(shí)鐘頻率都將降低能耗。動(dòng)態(tài)能耗配置的目的是為了創(chuàng)建優(yōu)化的電源模式，F(xiàn)PGA將被自動(dòng)的重構(gòu)以達(dá)到最佳的能耗狀態(tài)。但是，需要由能耗預(yù)測(cè)工具來(lái)證實(shí)添加這樣的復(fù)雜性是值得的。

　　相對(duì)來(lái)說(shuō)，F(xiàn)PGA靜態(tài)能耗是比較穩(wěn)定和容易被預(yù)測(cè)的。但是當(dāng)工藝流程到了90nm的程度，另一個(gè)最大的障礙出現(xiàn)了。CMOS的尺寸縮小，和通道的縮短和更細(xì)的門導(dǎo)致電流容易溢出。FPGA的靜態(tài)能耗就隨著工藝流程的進(jìn)步而逐漸增大，但是也會(huì)因?yàn)槭褂玫碗妷憾鄬?duì)減少。這對(duì)未來(lái)FPGA的設(shè)計(jì)是一個(gè)挑戰(zhàn)，尤其是當(dāng)設(shè)計(jì)師希望在便攜式設(shè)備中越來(lái)越多的使用FPGA的時(shí)候會(huì)變得更明顯。

　　FPGA內(nèi)部主要能耗單位的關(guān)系是復(fù)雜而互相影響的。例如，時(shí)鐘頻率的提高造成動(dòng)態(tài)電源能耗的增加，會(huì)導(dǎo)致設(shè)備溫度的上升，最終會(huì)引起管腳的溢出和更高靜態(tài)能耗。這與熱力逃逸有相似之處，器件的高靜態(tài)能耗包括更高的管腳溢出。這會(huì)成為FPGA能耗預(yù)測(cè)問(wèn)題的一個(gè)不可避免的因素。

　　可用工具

　　管理嵌入式FPGA的能耗就像管理設(shè)備一樣特別。因?yàn)镕PGA的能耗大部分由可編程的內(nèi)容所決定，能耗的數(shù)值需要由嵌入式設(shè)計(jì)本身來(lái)完成。

　　為了配合這樣的流程，F(xiàn)PGA設(shè)備的廠商會(huì)提供含有能耗預(yù)測(cè)功能的開(kāi)發(fā)工具。這些工具將FPGA的許多參數(shù)和利用設(shè)計(jì)來(lái)分析并預(yù)測(cè)大致的能耗，并且還在不斷的改進(jìn)中。在分析的早期，工程師需要輸入基本的信息例如時(shí)鐘頻率和功能模塊的數(shù)量等。更多的分析結(jié)果可以根據(jù)用戶的設(shè)計(jì)細(xì)節(jié)來(lái)推測(cè)。

　　這樣的方法僅可以提供一個(gè)關(guān)于特定嵌入式設(shè)備能耗的一些基本訊息，但是當(dāng)設(shè)計(jì)被修改后，整個(gè)流程需要被重新運(yùn)行。因?yàn)槟壳安恢С植煌瑥S商的FPGA設(shè)備，評(píng)估能耗效率的流程并不是那么容易，而且也不能真實(shí)的優(yōu)化FPGA能耗來(lái)達(dá)到產(chǎn)品設(shè)計(jì)的要求。

　　目前管理FPGA電源的方式就像一個(gè)預(yù)測(cè)，然后最終被原型階段的測(cè)試以及接下來(lái)的修改所確認(rèn)。為了解決能耗問(wèn)題改變FPGA種類的方式并不可取，因?yàn)檫@樣的風(fēng)險(xiǎn)太大了。對(duì)新目標(biāo)器件重新工程設(shè)計(jì)所需要的時(shí)間會(huì)導(dǎo)致設(shè)計(jì)計(jì)劃的延誤，因?yàn)檫@已經(jīng)是一個(gè)硬件改變的案例了 – 改變了嵌入式硬件設(shè)計(jì)或其所屬的器件。

　　如果用戶在很大程度上依賴目前的工具來(lái)計(jì)算能耗，硬件和嵌入式的設(shè)計(jì)就必須在設(shè)計(jì)開(kāi)始的時(shí)候就進(jìn)行定義。在開(kāi)發(fā)過(guò)程中進(jìn)行調(diào)整的機(jī)會(huì)并不多。任何潛在的選擇都最好在設(shè)計(jì)流程早期就都能被研究，這無(wú)疑會(huì)對(duì)FPGA電源管理工具的預(yù)測(cè)能力有很高要求。