基于FPGA和以太網(wǎng)技術(shù)的X射線安檢設(shè)備控制器設(shè)計

本文設(shè)計了基于FPGA的X射線安檢設(shè)備控制器，該控制器通過加載Thin TCP/IP接入以太網(wǎng)，使得多臺PC共同對可疑物品的圖像數(shù)據(jù)進(jìn)行分析，進(jìn)而提高鑒別精度。

　　工作原理及控制要求

　　X射線安檢設(shè)備主要由X射線源、傳送裝置、控制器、X射線線性陣列探測卡、以太網(wǎng)控制器(CS8900A)、屏蔽輻射所需的機(jī)械裝置、裝有該設(shè)備配套軟件的PC等組成，X射線安檢設(shè)備原理如圖1所示。

　　圖1中，當(dāng)控制器產(chǎn)生X射線觸發(fā)信號時，X射線源發(fā)出圓錐形X射線束，該射線束經(jīng)準(zhǔn)直器后變?yōu)樯刃纹矫嫔渚€束。射線束穿過傳送帶上待檢測物，X射線部分能量被吸收，最后轟擊X射線線性陣列探測卡上的晶體管。被檢測物體以某一速度相對于探測卡和X射線源移動時，探測卡逐行采集經(jīng)過物體的射線，晶體-光電二極管將X射線轉(zhuǎn)換成一個正比于所吸收的X射線流量和能量的電流信號，經(jīng)放大和積分后，得到一個正比于積分電流乘積分時間的電壓，再經(jīng)A/D轉(zhuǎn)換后送往圖像數(shù)據(jù)處理單元。

　　圖1 X射線安檢設(shè)備原理示意圖

　　CS8900A工作原理

　　CS8900A是一個集成了ISA總線接口的10Base-T以太網(wǎng)控制器。發(fā)送數(shù)據(jù)時，可以采用中斷模式和查詢方式。如果采用中斷模式發(fā)送數(shù)據(jù)幀，在收到主機(jī)發(fā)來的命令后檢測內(nèi)部空間，若空間足夠大，芯片通知主機(jī)傳送數(shù)據(jù)，主機(jī)接到通知后發(fā)送數(shù)據(jù)包。發(fā)送過程中由CS8900A自動為要發(fā)送的數(shù)據(jù)幀添加前導(dǎo)符、定界符、CRC校驗(yàn)碼等。若相應(yīng)的寄存器已被設(shè)置，還會引發(fā)發(fā)送成功中斷。如果采用查詢方式發(fā)送數(shù)據(jù)，則主機(jī)對相應(yīng)的寄存器進(jìn)行查詢，若可以發(fā)送，CS8900A將數(shù)據(jù)幀加幀頭，生成校驗(yàn)碼，最后發(fā)送至以太網(wǎng)中。

接收時，CS8900A將自動地從網(wǎng)絡(luò)中讀取數(shù)據(jù)包，在經(jīng)過解碼、去掉幀頭和地址檢驗(yàn)等步驟后，將數(shù)據(jù)幀在片內(nèi)進(jìn)行緩存。在CRC校驗(yàn)通過后，CS8900A會根據(jù)初始化配置情況，通知主機(jī)收到了數(shù)據(jù)幀。最后選擇I/O模式、Memory模式、DMA模式中的一種，將數(shù)據(jù)傳送到主機(jī)的存儲區(qū)中。本設(shè)計選用I/O模式對數(shù)據(jù)進(jìn)行讀取。

　　FPGA控制器工作原理

　　系統(tǒng)上電后，FPGA控制器初始化X射線源、CS8900A、X射線線性陣列探測卡等。由于FPGA內(nèi)部邏輯是并發(fā)機(jī)制，所以以下進(jìn)程是并發(fā)的：接收到檢測信號后觸發(fā)X射線源、X射線線性陣列探測卡，當(dāng)接收到ADC的EOC端信號后進(jìn)行圖像數(shù)據(jù)的接收、處理、發(fā)送;接收到CS8900A中斷信號后進(jìn)行數(shù)據(jù)解析，根據(jù)解析的數(shù)據(jù)進(jìn)行參數(shù)設(shè)置、控制傳送帶的運(yùn)行狀態(tài)、報警等相應(yīng)操作。工作流程如圖2所示。

　　圖2 X射線安檢設(shè)備控制器工作流程圖

　　控制要求

　　系統(tǒng)需要完成初始化、圖像數(shù)據(jù)采集、控制傳送帶運(yùn)行狀態(tài)、報警等。FPGA控制器通過以太網(wǎng)網(wǎng)卡接收PC發(fā)來的參數(shù)數(shù)據(jù)對整個系統(tǒng)控制調(diào)節(jié)。

　　控制器設(shè)計

　　根據(jù)控制要求，控制器主要實(shí)現(xiàn)解析IP分組、數(shù)據(jù)處理、產(chǎn)生控制信號、生成IP分組等任務(wù)。解析IP分組實(shí)際上是對TCP/IP協(xié)議的解析;生成IP分組就是進(jìn)行數(shù)據(jù)的封裝。本文是基于FPGA芯片設(shè)計的控制器，所以，解析IP分組、數(shù)據(jù)處理、產(chǎn)生控制信號、生成IP分組都是以邏輯電路形式出現(xiàn)在FPGA中。