工程師分析實(shí)例，帶你走近Xilinx FPGA設(shè)計(jì)

一.概述

　　本文主要幫助大家熟悉利用ISE進(jìn)行Xilinx 公司FPGA 代碼開(kāi)發(fā)的基本流程。主要是幫助初學(xué)者了解和初步掌握 ISE 的使用，不需要 FPGA 的開(kāi)發(fā)基礎(chǔ)，所以對(duì)每個(gè)步驟并不進(jìn)行深入的討論。

　　本文介紹的內(nèi)容從新建 project 一直到下載到硬件觀察現(xiàn)象為止，涵蓋整個(gè)開(kāi)發(fā)過(guò)程?？紤]到我們的開(kāi)發(fā)一般以 Verilog HDL 或 VHDL 為主，在本文中未介紹原理圖輸入工具和 IP 核使用工具等。這同時(shí)是出于為了使文章脈絡(luò)更清晰，讓大家更快地學(xué)會(huì) ISE 的考慮。關(guān)于這些專用工具，可以參看 HELP 或者其他文檔。

　　為了更直觀的理解，我們需要一個(gè)實(shí)驗(yàn)平臺(tái)，在本文中，采用的是 Digital Power Studio 工作組 FPGA SPARK1.1 綜合開(kāi)發(fā)平臺(tái)的 Xilinx 標(biāo)準(zhǔn)型開(kāi)發(fā)系統(tǒng)。如圖 1 所示(圖中為 Altera 子板，只需改成 Xilinx 的即可)。在該開(kāi)發(fā)系統(tǒng)中，所采用的芯片是SPARTANII系列的XC2S200 。

　　
圖1 FPGA SPARK1.1 外觀圖

　　二.實(shí)現(xiàn)功能

　　在如上系統(tǒng)中右邊有一個(gè) 128×64 帶背光的點(diǎn)陣型液晶。我們的實(shí)驗(yàn)就是用Verilog HDL 編寫(xiě)一段代碼驅(qū)動(dòng)液晶顯示一個(gè)流氓兔。其效果如圖 2 所示：

　　
圖2 點(diǎn)陣液晶上顯示流氓兔的效果圖

　　三.軟件準(zhǔn)備

　　本文介紹的是 Xilinx 公司的 ISE 開(kāi)發(fā)環(huán)境。現(xiàn)在最新的版本是 ISE7.1，其界與 ISE5.x/ISE6.x 一致。為了更好地進(jìn)行仿真，還需要安裝 Modsim。但是 ISE本身可以進(jìn)行仿真，也可以不安裝 Modsim。流程介紹：

　　1.新建項(xiàng)目

　　在開(kāi)始—〉程序—〉Xilinx ISE 中找到 Project Navigator，點(diǎn)擊打開(kāi)。也可以通過(guò)雙擊桌面上 Project Navigator 的快捷方式打開(kāi)。ISE 開(kāi)發(fā)環(huán)境如圖 3 所示：

　　
圖3 ISE 開(kāi)發(fā)環(huán)境

　　圖3 中選擇 File—〉New Project，進(jìn)入圖 4;

　　
圖4 新建 project 界面

　　在 Project Name 欄輸入項(xiàng)目名稱，Project 中填入該項(xiàng)目的目錄，Project Device Options 中，Device Family 為所用芯片所在系列，Device 為所用芯片，Package為所用芯片的封裝形式(每個(gè)芯片可能有不同封裝的幾種，如 XC2S200 有 3 種封裝的)，Speed Grade 為速度等級(jí)，Design Flow 為所選用綜合方式(綜合工具

　　和代碼語(yǔ)言)。由于采用的是 FPGA SPARK1.1，采用如圖 5 的設(shè)置。

　　
圖5 新建項(xiàng)目的信息輸入

　　其中 XST Verilog 表示采用 ISE 自帶的綜合器，代碼語(yǔ)言為 Verilog HDL，ISE支持其他綜合工具的調(diào)用，也支持標(biāo)準(zhǔn) edif 文件的輸入。XST 是 ISE 自帶的綜合工具，由于 Xilinx 對(duì)自身的硬件了解程度比任何第三方軟件開(kāi)發(fā)商都更深，故XST 的綜合性能有自身獨(dú)特的優(yōu)點(diǎn)。

　　點(diǎn)擊 ok，新建項(xiàng)目完成?？梢栽谙鄳?yīng)目錄下看到生成的文件。效果如圖 6。如果要更改硬件的設(shè)置，可以雙擊圖 6 中模塊視窗內(nèi)藍(lán)色選中的所示對(duì)應(yīng)選單，即可進(jìn)入 project properties 界面重新進(jìn)行設(shè)置。

　　
圖6 效果圖