新聞中心

EEPW首頁 > 嵌入式系統(tǒng) > 設(shè)計應(yīng)用 > Xilinx UltraScale 架構(gòu)—業(yè)界首款A(yù)SIC級All Programmable架構(gòu)

Xilinx UltraScale 架構(gòu)—業(yè)界首款A(yù)SIC級All Programmable架構(gòu)

—— Xilinx UltraScale?架構(gòu)—業(yè)界首款A(yù)SIC級All Programmable架構(gòu)
作者: 時間:2013-07-10 來源:電子產(chǎn)品世界 收藏

  現(xiàn)在,人們需要采用一種創(chuàng)新型架構(gòu)來管理數(shù)百Gbps的系統(tǒng)性能,以實現(xiàn)全線速下的智能處理能力,并擴(kuò)展至Tb級性能和每秒10億次浮點運算水平。實現(xiàn)上述要求的必要條件并非僅僅是改善每個晶體管或系統(tǒng)模塊的性能,或者增加系統(tǒng)模塊數(shù)量這么簡單,而是要從根本上提高通信、時鐘、關(guān)鍵路徑以及互連性能,以滿足行業(yè)新一代高性能應(yīng)用(如下圖所示)對海量數(shù)據(jù)流和智能數(shù)據(jù)包、或圖像處理等的要求。  

本文引用地址:http://2s4d.com/article/147355.htm
?

  ? 架構(gòu)通過在完全可編程的架構(gòu)中應(yīng)用最先進(jìn)的 技術(shù),可應(yīng)對上述這些挑戰(zhàn)。該架構(gòu)能從20nm平面FET結(jié)構(gòu)擴(kuò)展至16nm鰭式FET晶體管技術(shù)甚至更高的技術(shù),同時還能從單芯片擴(kuò)展到3D IC。架構(gòu)不僅能解決系統(tǒng)總吞吐量擴(kuò)展和時延方面的局限性,而且還能直接應(yīng)對先進(jìn)工藝節(jié)點上的頭號系統(tǒng)性能瓶頸,即互連問題?! ?/p>

?

  ?架構(gòu)具有無與倫比的高集成度、高容量和級系統(tǒng)性能,可滿足最嚴(yán)苛應(yīng)用的要求。UltraScale架構(gòu)經(jīng)過精調(diào)可提供大規(guī)模布線能力并且與Vivado?設(shè)計工具進(jìn)行了協(xié)同優(yōu)化,因此該架構(gòu)的利用率達(dá)到了空前的高水平(超過90%),而且不會降低性能。

  為您量身定做的新一代架構(gòu)  

?

  對UltraScale架構(gòu)進(jìn)行了數(shù)百項設(shè)計提升,并將這些改進(jìn)實現(xiàn)有機(jī)結(jié)合,讓設(shè)計團(tuán)隊能夠打造出比以往功能更強(qiáng)、運行速度更快、單位功耗性能更高的系統(tǒng)。

  UltraScale架構(gòu)與Vivado?設(shè)計套件結(jié)合使用可提供如下這些新一代系統(tǒng)級功能:

  針對寬總線進(jìn)行優(yōu)化的海量數(shù)據(jù)流,可支持?jǐn)?shù)Tb級吞吐量和最低時延
  高度優(yōu)化的關(guān)鍵路徑和內(nèi)置高速存儲器,級聯(lián)后可消除和包處理中的瓶頸
  增強(qiáng)型 slice包含27x18位乘法器和雙加法器,可以顯著提高定點和IEEE 754標(biāo)準(zhǔn)浮點算法的性能與效率
  第二代3D IC系統(tǒng)集成的晶片間帶寬以及最新3D IC寬存儲器優(yōu)化接口均實現(xiàn)階梯式增長
  類似于的多區(qū)域時鐘,提供具備超低時鐘歪斜和高性能擴(kuò)展能力的低功耗時鐘網(wǎng)絡(luò)


上一頁 1 2 3 4 下一頁

關(guān)鍵詞: 賽靈思 DSP ASIC UltraScale RAM

評論


相關(guān)推薦

技術(shù)專區(qū)

關(guān)閉