Xilinx UltraScale 架構(gòu)—業(yè)界首款A(yù)SIC級All Programmable架構(gòu)

　　通過UltraScale架構(gòu)提供的高布線效率從根本上完全消除了布線擁塞問題。結(jié)果很簡單：只要設(shè)計(jì)合適，布局布線就沒有問題。這樣也使器件利用率達(dá)到90%以上，且不降低性能或增加系統(tǒng)時延。

　　下面的這兩幅圖顯示出UltraScale架構(gòu)以及Vivado設(shè)計(jì)套件的相應(yīng)改進(jìn)對于系統(tǒng)性能和器件利用率的改善效果。與競爭產(chǎn)品PLD 架構(gòu)相比，UltraScale架構(gòu)將利用率和性能提升到了全新的高度，無需像PLD架構(gòu)那樣為了實(shí)現(xiàn)設(shè)計(jì)目標(biāo)，不得不在利用率、性能、時延和延長布局布線時間等方面進(jìn)行權(quán)衡取舍?！　?/p>

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　　圖4中左圖的藍(lán)綠色區(qū)域表示：如果系統(tǒng)設(shè)計(jì)適合使用UltraScale器件，那么就可以布線，而且不受設(shè)計(jì)復(fù)雜性和器件利用率方面的制約。左圖中的灰色區(qū)域表明Vivado設(shè)計(jì)套件在任何利用率水平下的運(yùn)行速度都比競爭設(shè)計(jì)工具快2至12倍。兩幅圖的藍(lán)綠色區(qū)域都表明Vivado 設(shè)計(jì)套件是唯一可以在高器件利用率條件下對大型復(fù)雜系統(tǒng)設(shè)計(jì)進(jìn)行布局布線的工具。同時，右圖的灰色區(qū)域顯示采用Vivado設(shè)計(jì)套件創(chuàng)建出設(shè)計(jì)的速度在任何利用率等級下都比競爭產(chǎn)品快25%。UltraScale架構(gòu)可支持海量數(shù)據(jù)流與布線，Vivado設(shè)計(jì)套件與之結(jié)合使用，能夠在競爭產(chǎn)品無法企及的設(shè)計(jì)空間內(nèi)提供更高的系統(tǒng)性能。

　　UltraScale架構(gòu)3D集成可增強(qiáng)所有功能

　　最新Virtex^? UltraScale和Kintex^? UltraScale系列成員產(chǎn)品能使賽靈思第二代3D IC架構(gòu)中的連接功能資源數(shù)量及相關(guān)晶片間帶寬實(shí)現(xiàn)階梯式增長。布線、帶寬和最新3D IC大容量存儲器優(yōu)化接口容量的顯著增加能確保新一代應(yīng)用在極高的利用率水平下實(shí)現(xiàn)目標(biāo)性能。

　　實(shí)現(xiàn)快速、智能處理

　　從噪聲中提取更多信號，創(chuàng)建更加逼真的畫面，以及應(yīng)對無止境的數(shù)據(jù)包流量增長，所有這些都在對智能處理性能提出更高要求。與此同時，還要將成本控制在規(guī)定的預(yù)算范圍內(nèi)，這樣就給設(shè)計(jì)帶來了諸多實(shí)際限制。簡言之，市場需要以更少的成本實(shí)現(xiàn)更高的系統(tǒng)性能，這是大多數(shù)電子產(chǎn)業(yè)永恒不變的趨勢。而賽靈思的UltraScale器件非常適合滿足這些多元化的設(shè)計(jì)要求。

　　最新的27x18位乘法器和雙加法器以及關(guān)鍵路徑優(yōu)化功能顯著提升了定點(diǎn)和IEEE 754標(biāo)準(zhǔn)浮點(diǎn)算法的性能與效率。UltraScale架構(gòu)能夠讓雙精度浮點(diǎn)運(yùn)算的資源利用率實(shí)現(xiàn)1.5倍的效率提升，并具有更多的DSP資源數(shù)量，因此可以滿足新一代應(yīng)用在TMAC處理性能和集成方面的要求，并實(shí)現(xiàn)最優(yōu)價格點(diǎn)。

　　UltraScale架構(gòu)經(jīng)過專門優(yōu)化，可解決以數(shù)百Gbps速率運(yùn)行的包處理功能有關(guān)的關(guān)鍵路徑瓶頸問題，這些功能包括：誤差校正與控制(ECC)、循環(huán)冗余校驗(yàn)(CRC)以及前向糾錯(FEC)。增強(qiáng)型DSP子系統(tǒng)，與硬化的100 GbE MAC和Interlaken接口以及賽靈思SmartCore 包處理與流量管理IP完美結(jié)合在一起，采用最佳封裝，能夠?qū)崿F(xiàn)線速高達(dá)數(shù)百Gbps的包處理功能。

　　提供海量I/O和存儲器帶寬

　　UltraScale架構(gòu)能在顯著增強(qiáng)高速SerDes收發(fā)器性能的同時大幅降低其功耗。Virtex UltraScale器件采用可支持5 Tbps以上串行系統(tǒng)帶寬的新一代SerDes(收發(fā)器)。ASIC級SerDes的靈活性要高于早期器件中的SerDes，同時保留了前代產(chǎn)品可靠的自適應(yīng)均衡功能(自動增益控制、連續(xù)時間線性均衡、判定反饋均衡以及sliding 滑動DFE)。賽靈思的自適應(yīng)均衡功能可將誤碼率維持在無法察覺的水平(<10?17)并允許UltraScale SerDes直接驅(qū)動每秒高達(dá)數(shù)GHz的高速背板。

　　賽靈思UltraScale架構(gòu)集成了多個DDR3/4-SDRAM存儲控制器以及硬化的DDR物理層(PHY)片上模塊，從而將存儲器接口功能推向一個全新高度。UltraScale器件包含：

　　· 更多SDRAM控制器
　　· 更廣泛的SDRAM端口
　　· 更快的存儲器端口

　　硬化的SDRAM PHY模塊與軟核PHY相比能夠?qū)⒆x取時延降低30%，同時它具有控制DDR4 SDRAM的能力，可將外部存儲器功耗降低20%以上。

　　片上模塊RAM(BRAM)經(jīng)重新構(gòu)建后可與系統(tǒng)中其它可編程模塊性能相匹配并降低功耗。利用新的架構(gòu)特性，設(shè)計(jì)人員無需使用其它片上布線或邏輯資源就能高效創(chuàng)建出大規(guī)?？焖賀AM陣列和FIFO。

　　UltraScale架構(gòu)滿足新一代系統(tǒng)的系統(tǒng)級功耗要求

　　每一代All Programmable邏輯器件系列都能顯著降低系統(tǒng)級功耗，UltraScale架構(gòu)正是建立在這一傳統(tǒng)優(yōu)勢之上。低功耗半導(dǎo)體工藝以及通過芯片與軟件技術(shù)實(shí)現(xiàn)的寬范圍靜態(tài)與動態(tài)電源門控可將系統(tǒng)總功耗降低至賽靈思7系列FPGA(業(yè)界最低功耗的All Programmable器件)的一半?！　?/p>