Xilinx UltraScale 架構(gòu)—業(yè)界首款ASIC級All Programmable架構(gòu)

　　系統(tǒng)設計人員將這些系統(tǒng)級功能進行多種組合，以解決各種問題。下面的寬數(shù)據(jù)路徑方框圖可以很好地說明這一問題?！　?/p>本文引用地址：http://2s4d.com/article/147355.htm

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　　圖中，高速數(shù)據(jù)流(Tbps級的匯聚速率)從左側(cè)進入再從右側(cè)流出?？赏ㄟ^運行速度為數(shù)Gbps的高速SerDes收發(fā)器進行I/O傳輸。一旦以數(shù)Gbps速度傳輸?shù)拇袛?shù)據(jù)流進入芯片，就必須扇出，以便與片上資源的數(shù)據(jù)流、路由和處理能力相匹配。新一代系統(tǒng)要求使用極高的數(shù)據(jù)速率，因此時鐘歪斜、大量總線布置以及系統(tǒng)功耗管理方面的挑戰(zhàn)會達到令人生畏的程度。

　　UltraScale架構(gòu)提供類似ASIC時鐘功能

　　多虧UltraScale 架構(gòu)提供類似ASIC的多區(qū)域時鐘功能，使得設計人員現(xiàn)在可以將系統(tǒng)級時鐘放在整個晶片的任何最佳位置上，從而使系統(tǒng)級時鐘歪斜降低多達50%。將時鐘驅(qū)動的節(jié)點放在功能模塊的幾何中心并且平衡不同葉節(jié)點時鐘單元(leaf clock cell)的時鐘歪斜，這樣可以打破阻礙實現(xiàn)多Gb系統(tǒng)級性能的一個最大瓶頸。UltraScale架構(gòu)的類似ASIC時鐘功能消除了時鐘放置方面的一切限制并且能夠在系統(tǒng)設計中實現(xiàn)大量獨立的高性能低歪斜時鐘資源，而這正是新一代設計的關(guān)鍵要求之一。這是與前幾代可編程邏輯器件所采用的時鐘方案的最大不同之處，而且實現(xiàn)了重大改進。

　　新一代路由：從容應對海量數(shù)據(jù)流挑戰(zhàn)

　　UltraScale架構(gòu)的新一代互連功能與Vivado軟件工具進行了協(xié)同優(yōu)化，在可編程邏輯布線方面取得了真正的突破。賽靈思將精力重點放在了解和滿足新一代應用對于海量數(shù)據(jù)流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求。通過分析我們得出一個結(jié)論，那就是在這些數(shù)據(jù)速率下，互連問題已成為影響系統(tǒng)性能的頭號瓶頸。

　　我們來做個類比。位于市中心的一個繁忙十字路口，交通流量的方向是從北到南，從南到北，從東到西，從西到東，有些車輛正試圖掉頭，所有交通車輛試圖同時移動。這樣通常就會造成大堵車。現(xiàn)在考慮一下將這一十字路口精心設計為現(xiàn)代化高速公路或主干道，情況又會如何。道路設計人員設計出了專用坡道(快行道)，用以將交通流量從主要高速路口的一端順暢地疏導至另一端。交通流量可以從高速路的一端全速移動到另一端，不存在堵車現(xiàn)象。下面的兩幅圖說明了這一觀點：　　

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　　賽靈思為UltraScale架構(gòu)加入了類似的快速通道。這些新增的快速通道可供附近的邏輯單元之間傳輸數(shù)據(jù)，盡管這些單元并不一定相鄰，但它們?nèi)酝ㄟ^特定的設計實現(xiàn)了邏輯上的連接。這樣，UltraScale架構(gòu)所能管理的數(shù)據(jù)量就會呈指數(shù)級上升，如下圖所示?！　?/p>

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