硬件仿真正當(dāng)時,DFT降低不良率
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當(dāng)今IC設(shè)計越來越復(fù)雜，已經(jīng)向10億門進發(fā)，同時需要更快的上市時間，20nm、3DIC也成為研發(fā)熱門。如何提高設(shè)計效率?Mentor Graphics公司董事長兼CEO Walden Rhines稱硬件仿真(emulation)是仿真的潮流。
而過去很多客戶采用軟件仿真(simulation)，現(xiàn)在慢慢轉(zhuǎn)移到硬件仿真。因為硬件成本只有軟件的1/300。同時，驗證占整體設(shè)計的時間很長，硬件仿真能縮短時間、提高效率。
據(jù)悉，現(xiàn)在的IC必須要做很多驗證。其中的一個功能是抗靜電放電(ESD)測試。每個芯片都有一定的抗靜電能力，但是這個能力只有等到芯片制造封裝出來，到測試工廠去測時才被發(fā)現(xiàn)。
Mentor公司的Calibre PERC工具利用特殊手段，能夠在芯片流片之前就告訴客戶抗靜電能力、失效風(fēng)險在哪里，提高了芯片一次設(shè)計成功的幾率。
DFT(可測試性設(shè)計)方面，芯片的測試很重要。在測試芯片向量產(chǎn)生時，一般只看芯片設(shè)計里有哪些邏輯和功能，好的EDA工具可以幫你找出失效在哪里，可能的失效可以先去做測試。但是今天，在DFT方面，沒有一個測試可以看出標準的庫單元里是否失效。我們能在庫里面可能失效的模型，放在我們測試的方案里。即芯片可能一樣通過了一般的測試，透過CellAwareDFT，測試后，失效率大幅降低。在一些初期的測試中發(fā)現(xiàn)，不良率可以從600～700ppm，降低到幾十ppm。這對于高檔產(chǎn)品很重要，一方面可以降低系統(tǒng)級測試的成本，另一方面可以使產(chǎn)品單價提高很多。
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