Cadence Digital PHY Design IP被燦芯半導(dǎo)體所采用

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司 (NASDAQ: CDNS)，日前宣布與燦芯半導(dǎo)體共同合作，將Cadence DDR Soft DLL PHY IP應(yīng)用于中芯國際集成電路制造有限公司(SMIC)生產(chǎn)工藝的設(shè)計(jì)體系。燦芯半導(dǎo)體和Cadence將集成DDR PHY 與I/O并應(yīng)用于中芯國際130納米、65納米、55納米和40納米工藝技術(shù)。燦芯半導(dǎo)體將流片系列測試芯片平臺，包含存儲器子系統(tǒng)IP，以此證明這種超低功耗、高性能解決方案是智能手機(jī)、平板電腦等移動設(shè)備和其他消費(fèi)電子產(chǎn)品的理想之選。

　　“Cadence和燦芯半導(dǎo)體共同合作將業(yè)界領(lǐng)先的存儲器IP應(yīng)用于中芯國際產(chǎn)業(yè)鏈生態(tài)系統(tǒng)，使SoC設(shè)計(jì)師能夠輕松駕馭這種低功耗、高性能技術(shù)，”Cadence SoC實(shí)現(xiàn)部門研發(fā)部高級副總裁Martin Lund說，“我們期待著與燦芯半導(dǎo)體保持密切而長久的合作關(guān)系，繼續(xù)開發(fā)領(lǐng)先的存儲器解決方案，把當(dāng)今移動設(shè)備的性能與功能推向更高的水平。”

　　“我們很高興加強(qiáng)與Cadence的合作，為我們的ASIC產(chǎn)品提供廣泛的DDR PHY解決方案，”燦芯半導(dǎo)體總裁兼首席執(zhí)行官職春星博士說，“為了在現(xiàn)有先進(jìn)的中芯國際系列工藝上提供有競爭力的SoC產(chǎn)品，我們必須擁有一個(gè)小面積、配置靈活、支持DDR2、DDR3、LPDDR1、LPDDR2等多種標(biāo)準(zhǔn)的存儲器PHY解決方案。這種合作關(guān)系為燦芯半導(dǎo)體提供了把DDR PHY及相應(yīng)功能完美應(yīng)用于ASIC產(chǎn)品的機(jī)會，并且為我們的客戶贏得了極大的競爭優(yōu)勢。此外，這次合作不僅為客戶產(chǎn)品的迅速上市提供了便利，同時(shí)也降低了高級工藝節(jié)點(diǎn)的設(shè)計(jì)門檻。”

　　Cadence存儲器IP解決方案

　　Cadence 的DDR控制器和PHY獲得過400多項(xiàng)大獎。Cadence的所有存儲器IP都可以編程，與多種存儲器技術(shù)對接。低功耗模式、小面積與高性能都可以通過全數(shù)字DLL的應(yīng)用而成為可能。內(nèi)置的環(huán)回功能為全晶片描述提供了及時(shí)易測性，無需昂貴的ATE。Cadence DDR控制器，以及DDR PHY支持最新的DFI 3.1規(guī)格，可完美連接DDR控制器。