Altera演示第一款基于模型的FPGA浮點(diǎn)DSP工具

　　Altera公司日前演示了使用FPGA的浮點(diǎn)DSP新設(shè)計(jì)流程，這是業(yè)界第一款基于模型的浮點(diǎn)設(shè)計(jì)工具，支持在FPGA中實(shí)現(xiàn)復(fù)數(shù)浮點(diǎn)DSP算法。伯克萊設(shè)計(jì)技術(shù)公司 (Berkeley Design Technology, Inc, BDTI) 進(jìn)行的獨(dú)立分析驗(yàn)證了能夠在Altera 的Stratix 和Arria FPGA系列中簡單方便的高效實(shí)現(xiàn)高性能浮點(diǎn)DSP設(shè)計(jì)。

　　Altera浮點(diǎn)DSP設(shè)計(jì)流程包括集成在DSP Builder高級(jí)模塊庫中的Altera浮點(diǎn)DSP編譯器、Quartus II RTL工具鏈、ModelSim仿真器，以及MathWorks MATLAB和Simulink工具，簡化了FPGA的DSP算法實(shí)現(xiàn)過程。浮點(diǎn)設(shè)計(jì)流程結(jié)合并集成了算法模型和仿真、RTL產(chǎn)生、綜合、布局布線以及設(shè)計(jì)驗(yàn)證級(jí)等。通過功能集成，在算法級(jí)和FPGA級(jí)實(shí)現(xiàn)了快速開發(fā)和設(shè)計(jì)空間管理，最終減少了在設(shè)計(jì)上的投入。

　　Altera產(chǎn)品和企業(yè)市場副總裁Vince Hu評論說：“使用Altera高級(jí)DSP基于模型的流程，與基于HDL的傳統(tǒng)設(shè)計(jì)相比，設(shè)計(jì)人員能夠更高效迅速的實(shí)現(xiàn)并驗(yàn)證復(fù)數(shù)浮點(diǎn)算法。在高層對算法進(jìn)行建模并調(diào)試后，很容易面向所有Altera FPGA對設(shè)計(jì)進(jìn)行綜合。”

　　Altera新的設(shè)計(jì)流程適用于解決要求較高的線性代數(shù)問題，這類問題一般需要浮點(diǎn)提供的動(dòng)態(tài)范圍。BDTI測試了可參數(shù)賦值的浮點(diǎn)矩陣求逆設(shè)計(jì)。矩陣求逆是雷達(dá)系統(tǒng)、MIMO無線系統(tǒng)以及醫(yī)療成像和很多其他DSP應(yīng)用所使用的代表性處理功能。

　　在評估Altera的浮點(diǎn)設(shè)計(jì)流程時(shí)，獨(dú)立技術(shù)分析公司BDTI認(rèn)為：“浮點(diǎn)編譯器并沒有構(gòu)建由基本浮點(diǎn)算子組成的數(shù)據(jù)通路，而是產(chǎn)生融合數(shù)據(jù)通路，在一個(gè)函數(shù)或者數(shù)據(jù)通路中組合了基本算子。這樣，避免了傳統(tǒng)浮點(diǎn)FPGA設(shè)計(jì)中的重復(fù)表示。” BDTI結(jié)論：“采用融合數(shù)據(jù)通路方法，與以前相比，實(shí)現(xiàn)的復(fù)數(shù)浮點(diǎn)數(shù)據(jù)通路性能更好，效率更高。”