突破| 繞過(guò)EUV光刻機(jī)來(lái)實(shí)現(xiàn)DRAM芯片自主開(kāi)發(fā)，這家存算一體芯片公司成功實(shí)現(xiàn)

來(lái)源：?jiǎn)栃綱oice

談到一臺(tái)一億歐元天價(jià)的 EUV 機(jī)臺(tái)，絕對(duì)會(huì)觸碰到國(guó)內(nèi)半導(dǎo)體產(chǎn)業(yè)心中的“共同遺憾”。

若說(shuō)半導(dǎo)體產(chǎn)業(yè)有哪些卡脖子的技術(shù)，EUV 光刻機(jī)無(wú)法進(jìn)口到國(guó)內(nèi)，足以讓國(guó)內(nèi)先進(jìn)制程芯片的制造“致命”。在邏輯制程（晶圓代工）方面，已經(jīng)讓中芯國(guó)際退居到 14nm、28nm 制程，暫時(shí)把 7nm 制程以下的先進(jìn)制程制造放一邊。

在剛剛舉行的中國(guó)國(guó)際半導(dǎo)體技術(shù)大會(huì) CSTIC 2022 中，芯盟科技 CEO 洪沨在會(huì)議中宣布了基于 HITOC 技術(shù)的 3D 4F2 DRAM 架構(gòu)的問(wèn)世。

“基于 HITOC 技術(shù)的 3D 4F2 DRAM 架構(gòu)”，對(duì)外界而言是非常陌生的技術(shù)。在解釋何為 HITOC 技術(shù)？以及何為 3D 4F2 DRAM 架構(gòu)之前，先來(lái)提出一個(gè)非常關(guān)鍵點(diǎn)：基于 HITOC 技術(shù)所開(kāi)發(fā)的全新架構(gòu)的 3D 4F2 DRAM 芯片，最大特點(diǎn)是不需要用到 EUV 光刻機(jī)，也不需要多重圖形曝光 SAQP（Self-Aligned Quadruple Patterning）的步驟，這可以大幅減少成本，更重要的是，避免技術(shù)往前突破的同時(shí)，設(shè)備被國(guó)外制造商卡脖子。

這是芯盟繼 2020 年發(fā)布存算一體 AI 芯片 SUNRISE 后，在單芯片異構(gòu)集成技術(shù)領(lǐng)域，又一次的重大創(chuàng)新突破。

芯盟在 2020 年 9 月首次發(fā)布全球第一款基于 HITOC 架構(gòu)的高性能存算一體 AI 芯片 SUNRISE，此芯片目前已成功應(yīng)用于晶圓廠生產(chǎn)線智能缺陷分類系統(tǒng)領(lǐng)域。 再者，高性能計(jì) HPC 公司豪微科技在最新流片成功的布谷鳥(niǎo) 2（cuckoo 2）芯片上，采用的芯盟的HITOC技術(shù)，實(shí)現(xiàn)了大容量存算一體 3D 架構(gòu)。

芯盟這次把 HITOC 技術(shù)架構(gòu)，使用在 DRAM 設(shè)計(jì)上。

什么是 HITOC 技術(shù)？

芯盟科技表示，HITOC 技術(shù)（Heterogeneous Integration Technology on Chip）技術(shù)是運(yùn)用先進(jìn)的晶圓對(duì)晶圓（Wafer-on-Wafer）和晶粒對(duì)晶圓（Die-on-Wafer）混合鍵合（Hybrid Bonding）制造工藝，將不同類型的 wafer 或 die 上下對(duì)準(zhǔn)貼合，以實(shí)現(xiàn)真正的三維異構(gòu)單芯片集成。

芯盟科技當(dāng)前基于 Wafer-on-Wafer 的 HITOC 技術(shù)產(chǎn)品，已經(jīng)導(dǎo)入市場(chǎng)應(yīng)用，Die-on-Wafer 和 Multi-Wafer-on-Wafer 的 3D 堆疊產(chǎn)品正在研發(fā)中。

芯盟也將 HITO C技術(shù)應(yīng)用到先進(jìn) DRAM 開(kāi)發(fā)中，提出一種全新的 3D 4F2 DRAM 架構(gòu)。首先，芯盟創(chuàng)新性地設(shè)計(jì)并實(shí)現(xiàn)了垂直溝道陣列晶體管（VACT）。

VACT 架構(gòu)中的晶體管采用了鏡像設(shè)計(jì)，相鄰的兩個(gè)晶體管中心對(duì)稱。其中單晶硅體之間通過(guò)絕緣材料結(jié)合氣隙隔絕的方法分隔開(kāi)來(lái)，同時(shí)通過(guò)高精密度光刻和刻蝕工藝，嚴(yán)格控制單晶硅溝道的厚度，保證其厚度小于一定數(shù)值以使此晶體管在開(kāi)啟時(shí)溝道為全耗盡型，降低了 DRAM 缺陷 “Row Hammer” 效應(yīng)的影響。

然后，是利用三維 HITOC 技術(shù)的特點(diǎn)，將存儲(chǔ)單元在 Array Wafer 中垂直豎起，并把存儲(chǔ)單元電容和位線置于 Array Wafer 的上下兩邊，這是 4F2 能夠真正實(shí)現(xiàn)的關(guān)鍵因素。

再者，將傳統(tǒng) DRAM 架構(gòu)中的存儲(chǔ)陣列 Array 和主要的 CMOS 邏輯電路分開(kāi)設(shè)計(jì)，分別制造在兩片獨(dú)立的晶圓上，最終用 HITOC 技術(shù)集成為 3D 4F2 DRAM 單芯片。

對(duì)存儲(chǔ)產(chǎn)業(yè)有一些了解的人，對(duì)于這樣的技術(shù)想必不陌生，這與存儲(chǔ)的 g 技術(shù)就像是雙胞胎兄弟，都是朝后端封裝下手來(lái)突破摩爾定律的限制，并且走出一條不一樣的技術(shù)道路，為國(guó)內(nèi)的先進(jìn)制程技術(shù)帶來(lái)重大突破。

因此，未來(lái)芯盟突破性的 3D HITOC 4F2 DRAM 架構(gòu)產(chǎn)品是否會(huì)在存儲(chǔ)生產(chǎn)，值得關(guān)注。因?yàn)榇鎯?chǔ)有成熟前大量生產(chǎn) g 技術(shù)的經(jīng)驗(yàn)，復(fù)制到 3D HITOC 4F2 DRAM 芯片制程的生產(chǎn)會(huì)最為合適。

芯盟也簡(jiǎn)述了 3D HITOC 4F2 DRAM 架構(gòu)的幾項(xiàng)重要優(yōu)勢(shì)：

第一，更低的位線電容，提升了感應(yīng)冗余度，降低了 CMOS 設(shè)計(jì)的難度; 

第二，更低的字線延遲，使得高頻率 DRAM 設(shè)計(jì)更加簡(jiǎn)單; 

第三，CMOS 獨(dú)立在一片晶圓上設(shè)計(jì)，不受Array工藝制程的限制，具有更為充分的發(fā)揮空間; 

第四，更低的成本，該架構(gòu)的單個(gè) Array 晶體管面積和傳統(tǒng) DRAM 相比減少 33%，且制程和當(dāng)前半導(dǎo)體制程兼容，所需的雙重曝光 SADP 工藝次數(shù)較傳統(tǒng)工藝大大減少，無(wú)須昂貴的多重曝光 SAQP 和 EUV 工藝; 

第五，更好的技術(shù)延展性，傳統(tǒng) DRAM 的發(fā)展受限在大尺寸微縮的同時(shí)，SN（Storage Node）電容值下降過(guò)快，導(dǎo)致設(shè)計(jì)難度增大，HITOC DRAM 架構(gòu)設(shè)計(jì)對(duì) SN 電容值的敏感度更低，SN 制程復(fù)雜度和高K介質(zhì)的K值要求均低于傳統(tǒng) DRAM 架構(gòu)，所以未來(lái) HITOC DRAM 的微縮空間更大。

從目前的信息可知，基于創(chuàng)新的 HITOC 技術(shù)的 3D 4F2 DRAM 架構(gòu)，從后端封裝另辟蹊徑，可以走出一條與傳統(tǒng) DRAM 架構(gòu)不一樣的道路。但目前還不知道的另一個(gè)關(guān)鍵點(diǎn)是：利用 HITOC 技術(shù) 3D 4F2設(shè)計(jì)生產(chǎn)出來(lái)的 DRAM芯片，可以對(duì)標(biāo)到國(guó)際大廠多少納米nm的技術(shù)？可以直接進(jìn)入10nm以下嗎？

一來(lái)可以避免傳統(tǒng) DRAM 設(shè)計(jì)和制造上的專利壁壘，二來(lái)不需要 EUV 光刻機(jī)不但可以大幅節(jié)省生產(chǎn)成本，更可以避開(kāi)國(guó)際大廠卡脖子的狀況，對(duì)于現(xiàn)階段的芯片技術(shù)發(fā)展，會(huì)是一個(gè)很重要的突破信號(hào)點(diǎn)。