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基于PCI總線的高速實時數(shù)據(jù)采集系統(tǒng)

  • 摘    要：本文介紹了一種基于PCI總線的高速實時數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)方法，主要討論了高速數(shù)據(jù)采集的存儲與傳輸?shù)挠布鉀Q方案，以及該系統(tǒng)的控制邏輯的實現(xiàn)，最后給出了控制邏輯仿真波形。關(guān)鍵詞：PCI總線；CPCI總線；高速實時數(shù)據(jù)采集；FIFO；CPLD 引言目前的大多數(shù)雷達(dá)信號處理機都是采用自定義總線，不具有通用性，每進(jìn)行一些系統(tǒng)功能的改變就需要大量的硬件改動。而CPCI總線作為一種新興的工業(yè)總線，其采用了PCI總線的電氣特性以及VME總線的物理特性，兼具了二者的優(yōu)點
  • 關(guān)鍵字： CPCI總線  CPLD  FIFO  PCI總線  高速實時數(shù)據(jù)采集  

基于FPGA的可編程定時器/計數(shù)器8253的設(shè)計與實現(xiàn)

  • 摘    要：本文介紹了可編程定時器/計數(shù)器8253的基本功能，以及一種用VHDL語言設(shè)計可編程定時器/計數(shù)器8253的方法，詳述了其原理和設(shè)計思想，并利用Altera公司的FPGA器件ACEX 1K予以實現(xiàn)。關(guān)鍵詞：FPGA；IP；VHDL 引言在工程上及控制系統(tǒng)中，常常要求有一些實時時鐘，以實現(xiàn)定時或延時控制，如定時中斷，定時檢測，定時掃描等，還要求有計數(shù)器能對外部事件計數(shù)。要實現(xiàn)定時或延時控制，有三種主要方法：軟件定時、不可編程的硬件定時、可編程的硬件定時器。其中可編
  • 關(guān)鍵字： FPGA  IP  VHDL  

基于CPLD的高速超聲車距報警器設(shè)計

  • 摘要：本文給出了一個基于CPLD高速超聲車距報警器系統(tǒng)設(shè)計。關(guān)鍵詞：車距報警器；CPLD；雙口RAM 引言    為減少汽車碰撞事故的發(fā)生，汽車碰撞技術(shù)在近年發(fā)展很快。汽車避撞技術(shù)首先需要解決的問題是汽車之間的安全距離，當(dāng)汽車與汽車之間的距離小于安全距離時，就應(yīng)該能夠自動報警。本文給出了高速防撞器的核心部分：車距報警器的設(shè)計方法。筆者設(shè)計了一款安裝于車前／車尾的便攜式系統(tǒng)，能在汽車停車、倒車以及行使過程中自動監(jiān)控汽車與其它汽車、人和障礙物之間的距離，如果距離小于規(guī)定的安全距離
  • 關(guān)鍵字： CPLD  

基于雙DSP的磁軸承數(shù)字控制器容錯設(shè)計

  • 摘    要：本文介紹了應(yīng)用于磁軸承的雙DSP熱備容錯控制方案，該方案采用時鐘同步技術(shù)，由總線表決模塊實現(xiàn)系統(tǒng)的容錯處理，硬件判決模塊實現(xiàn)硬件故障判斷。由中心仲裁模塊根據(jù)兩判決模塊的結(jié)果進(jìn)行復(fù)雜的仲裁，并完成切換和完善的報警邏輯，從而提高了磁軸承控制系統(tǒng)的可靠性。關(guān)鍵詞：容錯；磁軸承； 控制器； CPLD； DSP引言電磁軸承(AMB)是利用可控電磁吸力將轉(zhuǎn)子懸浮起來的一種新型高性能軸承，具有無接觸、無摩擦、高速度、高精度、不需潤滑和密封等一系列特點，在交通、超高速超精密加工
  • 關(guān)鍵字： CPLD  DSP  磁軸承  控制器  容錯  

基于PCI總線的實時DVB碼流接收系統(tǒng)的硬件設(shè)計

  • 摘    要：本文介紹了基于PCI專用芯片PCI9054和CPLD的DVB碼流接收系統(tǒng)的硬件設(shè)計。該設(shè)計采用了PCI9054+CPLD的數(shù)字處理方案，并采用一種新的方法更高效地利用雙端口RAM，保證了高速、大容量數(shù)據(jù)流的實時處理。關(guān)鍵詞：DVB；PCI；CPLD；雙端口RAM；WDM模式  前言通過PC接收DVB(數(shù)字視頻廣播)碼流已成為一項新的多媒體數(shù)據(jù)接收技術(shù)。因此，設(shè)計基于PC平臺的DVB碼流接收卡，是數(shù)字廣播電視發(fā)展的需要。由于DVB傳輸流的平均傳輸速率為6
  • 關(guān)鍵字： CPLD  DVB  PCI  WDM模式  雙端口RAM  存儲器  

基于FPGA的非對稱同步FIFO設(shè)計

  • 摘    要：本文在分析了非對稱同步FIFO的結(jié)構(gòu)特點及其設(shè)計難點的基礎(chǔ)上，采用VHDL描述語言，并結(jié)合FPGA，實現(xiàn)了一種非對稱同步FIFO的設(shè)計。關(guān)鍵詞：非對稱同步FIFO；VHDL；FPGA；DLL；BlockRAM引言FIFO是一種常用于數(shù)據(jù)緩存的電路器件，可應(yīng)用于包括高速數(shù)據(jù)采集、多處理器接口和通信中的高速緩沖等各種領(lǐng)域。然而在某些應(yīng)用，例如在某數(shù)據(jù)采集和處理系統(tǒng)中，需要通過同步FIFO來連接8位A/D和16位數(shù)據(jù)總線的MCU，但是由于目前同步FIFO器件的輸入與輸
  • 關(guān)鍵字： BlockRAM  DLL  FPGA  VHDL  非對稱同步FIFO  存儲器  

基于FPGA的高速數(shù)字鎖相環(huán)的設(shè)計與實現(xiàn)

  • 摘    要：本文提出了一種利用邊沿觸發(fā)鑒相縮短鎖相環(huán)捕獲時間的方案，并詳細(xì)介紹了該方案基于FPGA的實現(xiàn)方法。通過對所設(shè)計的鎖相環(huán)進(jìn)行計算機仿真和硬件測試，表明該方案確實可以提高鎖相環(huán)的捕獲性能。關(guān)鍵詞：數(shù)字鎖相環(huán)(DPLL)；捕獲時間；FPGA；VHDL引言捕獲時間是鎖相環(huán)的一個重要參數(shù)，指的是鎖相環(huán)從起始狀態(tài)到達(dá)鎖定狀態(tài)所需時間。在一些系統(tǒng)中，如跳頻通信系統(tǒng)，由于系統(tǒng)工作頻率不斷地發(fā)生快速變化(每秒幾百次到幾千次，甚至高達(dá)上萬次)，要求鎖相環(huán)能夠?qū)π盘栂辔豢焖俨东@。因此
  • 關(guān)鍵字： FPGA  VHDL  捕獲時間  數(shù)字鎖相環(huán)(DPLL)  

用CPLD實現(xiàn)Gollmann密鑰流發(fā)生器

  • 摘    要：本文根據(jù)Gollmann密鑰流發(fā)生器的原理和偽隨機序列產(chǎn)生的程序，利用VHDL語言和CPLD，設(shè)計出Gollmann密鑰流發(fā)生器。該發(fā)生器滿足一般的加密要求，可以保護(hù)信息傳輸?shù)陌踩?。關(guān)鍵詞：Gollmann ；VHDL ；CPLD；偽隨機序列引言對通信數(shù)據(jù)進(jìn)行加密的方法可分為兩大類：軟加密和硬加密。其中硬加密具有加密強度大、可靠性高等特點。本文根據(jù)流密碼發(fā)生器原理，用CPLD設(shè)計出了Gollmann流密碼發(fā)生器。原理密碼安全的偽隨機序列發(fā)生器用于流密碼時十分理想
  • 關(guān)鍵字： CPLD  Gollmann  VHDL  偽隨機序列  

CPLD器件的在系統(tǒng)動態(tài)配置

  • 介紹一種利用微控制器動態(tài)配置CPLD器件的方法。將配置文件存放在存儲器中，配置文件中的控制代碼驅(qū)動在微處理器中運行的配置引擎；將配置文件中的配置信息通過JTAG口移入CPLD，實現(xiàn)器件的動態(tài)配置
  • 關(guān)鍵字： CPLD  器件  動態(tài)配置  系統(tǒng)    

基于FPGA的同步測周期高精度數(shù)字頻率計的設(shè)計

  • 摘    要：本文介紹了一種同步測周期計數(shù)器的設(shè)計，并基于該計數(shù)器設(shè)計了一個高精度的數(shù)字頻率計。文中給出了計數(shù)器的VHDL編碼，并對頻率計的FPGA實現(xiàn)進(jìn)行了仿真驗證，給出了測試結(jié)果。關(guān)鍵詞：頻率計；VHDL；FPGA；周期測量 在現(xiàn)代數(shù)字電路設(shè)計中，采用FPGA結(jié)合硬件描述語言VHDL可以設(shè)計出各種復(fù)雜的時序和邏輯電路，具有設(shè)計靈活、可編程、高性能等優(yōu)點。本文將介紹一種基于FPGA，采用同步測周期的方法來實現(xiàn)寬頻段高精度數(shù)字頻率計的設(shè)計。 圖1 同步測周期計數(shù)器
  • 關(guān)鍵字： FPGA  VHDL  頻率計  周期測量  

一種用VHDL設(shè)計嵌入式Web Server的方案

  • 一種用VHDL設(shè)計嵌入式Web Server的方案,本文介紹一種基于硬件來實現(xiàn)嵌入式Web Server的方案。
  • 關(guān)鍵字： Server  方案  Web  嵌入式  設(shè)計  VHDL  

低壓CPLD EPM7512A的混合電壓系統(tǒng)設(shè)計

  • 較詳細(xì)地闡述不同邏輯電平的接口原理。以低壓CPLD EPM7512A為例，給出在混合電壓系統(tǒng)中的具體設(shè)計方案。
  • 關(guān)鍵字： 7512A  CPLD  7512  EPM    

基于CPLD的三相多波形函數(shù)發(fā)生器設(shè)計

  • 介紹了基于可編程邏輯器件CPLD和直接數(shù)字頻率合成技術(shù)（DDS）的三相多波形函數(shù)發(fā)生器的基本原理，并在此基礎(chǔ)上給出了基于CPLD的各模塊設(shè)計方法及其VHDL源程序。
  • 關(guān)鍵字： CPLD  三相  多波形  函數(shù)發(fā)生器    

CPLD在遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)中的應(yīng)用

  • 采用VHDL語言和圖形輸入設(shè)計方法，給出了用CPLD在遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)中實現(xiàn)地址譯碼、串口擴展、模塊測試、模數(shù)轉(zhuǎn)換以及高位數(shù)據(jù)處理等功能的具體方法，同時簡要介紹了遠(yuǎn)程多路數(shù)據(jù)采集系統(tǒng)的工作原理及軟、硬件框架。
  • 關(guān)鍵字： CPLD  遠(yuǎn)程  多路數(shù)據(jù)采集  系統(tǒng)    

基于VHDL的I2C總線控制核設(shè)計

  • 從狀態(tài)機的角度，介紹一種I2C控制核的VHDL設(shè)計方法。
  • 關(guān)鍵字： VHDL  I2C  總線控制    
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