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基于CPLD的超聲相控陣相控發(fā)射與同步系統(tǒng)的實(shí)現(xiàn)

研制的超聲相控陣實(shí)驗(yàn)系統(tǒng)采用數(shù)字方式控制各陣元的超聲發(fā)射延時(shí),能夠得到很高的精度和穩(wěn)定性。闡明該系統(tǒng)各陣元間的發(fā)射同步這一重要環(huán)節(jié)的實(shí)現(xiàn)方法。
關(guān)鍵字： CPLD 超聲相控陣相控發(fā)射

基于CPLD的卷積碼編解碼器的設(shè)計(jì)

本文闡述了卷積碼編解碼器的基本工作原理，在MAX+PLUS2軟件平臺(tái)上，給出了利用復(fù)雜可編程邏輯器件設(shè)計(jì)的（2，1，6）卷積碼編解碼器電路，并進(jìn)行了編譯和波形仿真。
關(guān)鍵字： CPLD 卷積碼編解碼器

基于CPLD控制的通用視頻采集模塊

對(duì)于用于視頻圖像處理的DSP來(lái)說(shuō),由于前端的A/D采集速度較低,一般為了減少DSP的開銷,在視頻采集A/D和DSP...
關(guān)鍵字：采集模塊 FIFO DSP CPLD 視頻采集先進(jìn)先出存儲(chǔ)器控制模塊同步電路全電視信號(hào) 抗混

CPLD開發(fā)板和FPGA開發(fā)板的區(qū)別

?????市面上尤其是學(xué)校里面可以看到Xilinx公司或者Altera公司各種不同的開發(fā)板，其實(shí)只有兩個(gè)大類，CPLD開發(fā)板和FPGA開發(fā)板。盡管ＦＰＧＡ和ＣＰＬＤ都是可編程ＡＳＩＣ器件,有很多共同特點(diǎn),但由于ＣＰＬＤ和ＦＰＧＡ結(jié)構(gòu)上的差異,具有各自的特點(diǎn):? ?????①?ＣＰＬＤ更適合完成各種組合邏輯,ＦＰ?ＧＡ更適合于完成時(shí)序邏輯。換句話說(shuō),ＦＰＧＡ更適合于觸發(fā)器豐富的結(jié)
關(guān)鍵字： CPLD FPGA 開發(fā)板嵌入式系統(tǒng) 單片機(jī) 嵌入式

CPLD通用寫入器設(shè)計(jì)與開發(fā)

在本文中，我們將通過(guò)對(duì)CPLD的發(fā)展、結(jié)構(gòu)、應(yīng)用和設(shè)計(jì)等方面的認(rèn)知，了解CPLD的基本原理，并設(shè)計(jì)出CPLD脫機(jī)編程寫入器的電路圖。
關(guān)鍵字： CPLD 寫入器

錯(cuò)誤檢測(cè)與糾正電路的設(shè)計(jì)與實(shí)現(xiàn)

　　在一些電磁環(huán)境比較惡劣的情況下,一些大規(guī)模集成電路常常會(huì)受到干擾,導(dǎo)致不能正常工作。特別是像RAM這種利用雙穩(wěn)態(tài)進(jìn)行存儲(chǔ)的器件,往往會(huì)在強(qiáng)干擾下發(fā)生翻轉(zhuǎn),使原來(lái)存儲(chǔ)的"0"變?yōu)?1",或者"1"變?yōu)?0",造成的后果往往是很嚴(yán)重的。例如導(dǎo)致一些控制程序跑飛,存儲(chǔ)的關(guān)鍵數(shù)據(jù)出錯(cuò)等等?，F(xiàn)在,隨著芯片集成度的增加,發(fā)生錯(cuò)誤的可能性也在增大。在一些特定的應(yīng)用中,這已經(jīng)成為一個(gè)不能忽視的問(wèn)題。例如在空間電子應(yīng)用領(lǐng)域,單粒子翻轉(zhuǎn)效應(yīng)就成為困擾設(shè)計(jì)師的一個(gè)難題。　　在這種情況下,我們可以采用錯(cuò)誤檢測(cè)與糾正EDA
關(guān)鍵字： EDAC VHDL 74630 模擬IC

一種基于FPGA的新型誤碼測(cè)試儀的設(shè)計(jì)與實(shí)現(xiàn)

　　引言　　誤碼儀是評(píng)估信道性能的基本測(cè)量?jī)x器。本文介紹的誤碼儀結(jié)合FPGA 的特點(diǎn),采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測(cè)試方法，經(jīng)多次測(cè)試驗(yàn)證，方案可行，設(shè)計(jì)的系統(tǒng)穩(wěn)定。本文設(shè)計(jì)的誤碼儀由兩部分組成：發(fā)信機(jī)和接收機(jī)。　　1 發(fā)信機(jī) 　　發(fā)信機(jī)的主要功能是產(chǎn)生具有隨機(jī)特性的偽隨機(jī)m 序列，通過(guò)FPGA 由VHDL 編程實(shí)現(xiàn)。偽隨機(jī)序列產(chǎn)生原理如下：　　　　圖1 偽隨機(jī)序列產(chǎn)生原理圖　　其中，ak-i是各移位寄存器的狀態(tài)，Ci對(duì)應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋
關(guān)鍵字： FPGA 測(cè)試儀 VHDL MCU和嵌入式微處理器

半導(dǎo)體業(yè)界領(lǐng)袖08新視點(diǎn) 低功耗是一種優(yōu)勢(shì)

　　Altera公司產(chǎn)品和企業(yè)市場(chǎng)副總裁DannyBiran 　　低功耗是一種戰(zhàn)略優(yōu)勢(shì) 　　在器件的新應(yīng)用上，F(xiàn)PGA功耗和成本結(jié)構(gòu)的改進(jìn)起到了非常重要的作用。Altera針對(duì)低功耗，同時(shí)對(duì)體系結(jié)構(gòu)和生產(chǎn)工藝進(jìn)行改進(jìn)，使我們的高端StratixIIIFPGA能夠用于高性能計(jì)算領(lǐng)域，而低成本CycloneIIIFPGA用于軟件無(wú)線電，MaxIIZCPLD則適合便攜式應(yīng)用。　　在生產(chǎn)工藝方面，Altera在很大程度上受益于和TSMC的合作。這種緊密的合作關(guān)系使Altera能夠在CycloneIII中充
關(guān)鍵字：處理器 FPGA CPLD 嵌入式

基于AVR的VGA顯示和激光打印系統(tǒng)

摘要：用ATMEGA128單片機(jī)結(jié)合CPLD實(shí)現(xiàn)了對(duì)VGA顯示器和激光打印機(jī)的控制，完成了在VGA顯示器上實(shí)時(shí)顯示字符和圖形的功能，并控制激光打印機(jī)實(shí)現(xiàn)了屏幕信息的打印輸出。本設(shè)計(jì)克服了單片機(jī)系統(tǒng)顯示和打印功能薄弱的缺點(diǎn)，為擴(kuò)大其應(yīng)用范圍奠定了基礎(chǔ)，同時(shí)也為其他嵌入式系統(tǒng)的信息輸出提供了一種解決方案。關(guān)鍵詞：VGA控制器；PCL命令語(yǔ)言；激光打??；CPLD 　　隨著集成電路制造技術(shù)的不斷發(fā)展，MCU、ARM、DSP等微控制器、微處理器的性能急劇提高，但是輸出功能，尤其是顯示和打印功能仍然比較薄弱
關(guān)鍵字： VGA控制器 PCL命令語(yǔ)言激光打印 CPLD MCU和嵌入式微處理器

基于CPLD的電池管理系統(tǒng)雙CAN控制器的設(shè)計(jì)

　　電池管理系統(tǒng)是混合動(dòng)力汽車中重要的電子控制單元，具有保障電池正常、可靠和高效工作的作用，是電池與用電設(shè)備之間的橋梁。在研制以及批量生產(chǎn)過(guò)程中都需要對(duì)其內(nèi)部控制參數(shù)進(jìn)行離線或在線匹配標(biāo)定，而電池管理系統(tǒng)需要采集和處理大量的數(shù)據(jù)，本文選用TMS320LF2407作為標(biāo)定用CAN控制器。作為電動(dòng)汽車上的一個(gè)CAN節(jié)點(diǎn)，需要接收整車發(fā)來(lái)的CAN消息來(lái)執(zhí)行對(duì)外部繼電器、風(fēng)扇以及電池等器件的控制命令，本文選用SJA1000。　　雙CAN硬件電路和CPLD邏輯設(shè)計(jì) 　　雙CAN硬件電路設(shè)計(jì) 　　TMS320
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) CAN CPLD 電池管理 MCU和嵌入式微處理器

Altera新的MAX IIZ CPLD在便攜式應(yīng)用中實(shí)現(xiàn)了零功耗

　　Altera公司宣布新的零功耗MAX® IIZ CPLD進(jìn)一步擴(kuò)展了其低功耗可編程邏輯解決方案產(chǎn)品組合，該器件是專門針對(duì)解決便攜式應(yīng)用市場(chǎng)的功耗、封裝和價(jià)格限制而設(shè)計(jì)開發(fā)的。和相競(jìng)爭(zhēng)的傳統(tǒng)宏單元CPLD相比，MAX IIZ器件具有6倍的密度和3倍的I/O資源優(yōu)勢(shì)，以相同甚至更低的功耗滿足了設(shè)計(jì)人員對(duì)各種功能的需求，同時(shí)大大降低了電路板面積。MAX IIZ器件為業(yè)界最流行的CPLD系列增加了零功耗和超小型封裝型號(hào)，使手持式設(shè)備和其他便攜式應(yīng)用能夠充分發(fā)揮CPLD的諸多優(yōu)勢(shì)——包括靈活性、產(chǎn)品快速
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) Altera CPLD MAX MCU和嵌入式微處理器

基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)

　　引言　　本系統(tǒng)以AD7892SQ和CPLD(復(fù)雜可編程邏輯器件)為核心設(shè)計(jì)了一個(gè)多路信號(hào)采集電路，包括模擬多路復(fù)用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語(yǔ)言Verilog HDL編程，通過(guò)采用CPLD使數(shù)據(jù)采集的實(shí)時(shí)性得到提高。　　1 硬件設(shè)計(jì) 　　針對(duì)多路信號(hào)的采集，本系統(tǒng)采用4/8通道ADG508A模擬多路復(fù)用器對(duì)檢測(cè)的信號(hào)進(jìn)行選擇，CMOS高速放大器LF156對(duì)選中的信號(hào)進(jìn)行放大，AD7892SQ實(shí)現(xiàn)信號(hào)的A/D轉(zhuǎn)換，CPLD完成控制功能。電路如圖1所示。　　
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) AD7892SQ CPLD 數(shù)據(jù)采集 MCU和嵌入式微處理器

異步通信起始位正確檢測(cè)的VHDL實(shí)現(xiàn)

　　摘要：基于FPGA/CPLD的UART設(shè)計(jì)眾多，本文分析了3倍頻采樣方法存在的不足，同時(shí)分析了16倍頻采樣對(duì)起始位檢測(cè)的可靠性，并給出相關(guān)的VHDL硬件描述語(yǔ)言程序代碼。　　關(guān)健詞：異步數(shù)據(jù);UART;FPGA/CPLD;VHDL 　　概述　　隨著電子設(shè)計(jì)自動(dòng)化(EDA)技術(shù)的發(fā)展，可編程邏輯器件FPGA/CPLD已經(jīng)在許多方面得到了廣泛應(yīng)用，而UART(通用異步收發(fā)器) 是在數(shù)字通信和控制系統(tǒng)中廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。因此越來(lái)越多用戶根據(jù)自己的需要，以EDA技術(shù)作為開發(fā)手段，用一塊
關(guān)鍵字： 0711_A 雜志_設(shè)計(jì)天地嵌入式系統(tǒng) 單片機(jī) 異步數(shù)據(jù) UART FPGA/CPLD VHDL MCU和嵌入式微處理器

微機(jī)保護(hù)控制接口裝置的CPLD抗干擾設(shè)計(jì)

　　引言　　微機(jī)保護(hù)裝置是指微機(jī)系統(tǒng)構(gòu)成的數(shù)字式繼電保護(hù)裝置。在我國(guó)煤礦井下高壓(6kV)供電系統(tǒng)中，絕大多數(shù)屬于變壓器中性點(diǎn)絕緣運(yùn)行方式(三相三線制)，通過(guò)動(dòng)力電纜送電。煤礦井下環(huán)境惡劣，空間狹窄，動(dòng)力電纜長(zhǎng)期處在潮濕、淋水、腐蝕的環(huán)境中，散熱條件差，絕緣性能易下降，經(jīng)常發(fā)生單相漏電或單相接地故障。這種故障引起正常相電壓升高，若不及時(shí)斷電，會(huì)造成多相短路，迫使供電中斷，并使電力故障進(jìn)一步擴(kuò)大。高壓防爆開關(guān)微機(jī)保護(hù)裝置是安裝在高壓防爆開關(guān)中，對(duì)井下電纜和用電設(shè)備的單相漏電或單相接地、短路、過(guò)流、絕緣
關(guān)鍵字：嵌入式系統(tǒng) 單片機(jī) CPLD CPU 數(shù)字濾波

博物館智能防盜保護(hù)器系統(tǒng)設(shè)計(jì)

　　摘要：本設(shè)計(jì)的目的是實(shí)現(xiàn)博物館藏品防盜和保護(hù)的智能化。以微處理器為核心，利用美國(guó)國(guó)家半導(dǎo)體的彩色圖像傳感器LM9628和溫度傳感器LM19進(jìn)行環(huán)境監(jiān)控，并控制報(bào)警系統(tǒng)和空調(diào)系統(tǒng)以及進(jìn)行圖像處理?！　￡P(guān)鍵詞：圖像傳感器；溫度傳感器；AVR單片機(jī)；CPLD 引言博物館內(nèi)的藏品常常受到人為盜竊的威脅，周圍環(huán)境的變化也會(huì)對(duì)其造成破壞，因此需要極為可靠的防盜系統(tǒng)及完善的空調(diào)系統(tǒng)，本設(shè)計(jì)的目的就是實(shí)現(xiàn)對(duì)館藏品的智能化防盜和保護(hù)。博物館關(guān)閉時(shí)便可將此防盜保護(hù)器啟
關(guān)鍵字：圖像傳感器溫度傳感器 AVR單片機(jī) CPLD MCU和嵌入式微處理器