一種基于FPGA的新型誤碼測試儀的設(shè)計與實現(xiàn)

　　引言

　　誤碼儀是評估信道性能的基本測量儀器。本文介紹的誤碼儀結(jié)合FPGA 的特點,采用全新的積分式鑒相結(jié)構(gòu)，提出了一種新的誤碼測試方法，經(jīng)多次測試驗證，方案可行，設(shè)計的系統(tǒng)穩(wěn)定。本文設(shè)計的誤碼儀由兩部分組成：發(fā)信機和接收機。

　　1 發(fā)信機

　　發(fā)信機的主要功能是產(chǎn)生具有隨機特性的偽隨機m 序列，通過FPGA 由VHDL 編程實現(xiàn)。偽隨機序列產(chǎn)生原理如下：

　　圖1 偽隨機序列產(chǎn)生原理圖

　　其中，ak-i是各移位寄存器的狀態(tài)，Ci對應(yīng)各寄存器的反饋系數(shù)，為1表示參與反饋，為0不參與反饋。反饋函數(shù)為：

　　當級數(shù)n 和反饋系數(shù)一旦確定，則反饋移位寄存器的輸出序列確定了，m序列的一個重要的性質(zhì)是：任一m序列的循環(huán)移位仍是一個m序列，序列長度為m = 2n-1 。

　　2 接收機

　　接收機主要由時鐘同步模塊、狀態(tài)同步模塊組成，其功能框圖如圖2 所示。

　　圖2 誤碼器接收機功能框圖

　　2.1 時鐘提取模塊

　　本單元所采用的時鐘提取方法是采用新的積分鑒相來實現(xiàn)的，通過在一個時鐘周期內(nèi)對碼元進行積分，判斷超前滯后，從而極大的降低了因干擾信號的出現(xiàn)導(dǎo)致誤調(diào)的可能性。

　　時鐘提取的原理圖如下：

　　圖3 時鐘提取原理圖

{{分頁}}

　　(1)鑒相器

　　導(dǎo)前- 滯后型數(shù)字鑒相器的特點是,它輸出一個表示本地估算信號超前或滯后于輸入信號的量.如果本地估算信號超前于輸入信號,則輸出“超前脈沖”, 以便利用該“超前脈沖”控制本地估算信號的相位推后。反之,則輸出“滯后脈沖”,并使本地估算信號的相位前移. 導(dǎo)前- 滯后型數(shù)字鑒相器可分為微分型和積分型兩種.由于積分型導(dǎo)前- 滯后數(shù)字鑒相器,具有優(yōu)良的抗干擾性能. 因此本設(shè)計采用了積分型導(dǎo)前-滯后型數(shù)字鑒相器.

　　積分型導(dǎo)前-滯后型數(shù)字鑒相器中，本地時鐘的上升沿為同相積分的清洗時刻,上升沿到來時,在本地高頻時鐘下，同相計數(shù)器開始計數(shù)，當輸入碼元是“1”時，每來一高頻脈沖計數(shù)器加1計數(shù)，當輸入碼元是“0”時，每來一高頻脈沖計數(shù)器減 1計數(shù)。當下一上升沿到來時，將計數(shù)值輸出，并清零計數(shù)器，計數(shù)器在高頻脈沖下重新開始計數(shù).本地時鐘的下降沿為中相積分的清洗時刻,在下降沿到來時,在上述同樣的高頻時鐘下，中相積分計數(shù)器開始計數(shù)，當碼元為“1”時，計數(shù)器加1，當碼元為“0”時，計數(shù)器減1。當下一下降沿到來時，將計數(shù)值輸出，同時對計數(shù)器清零，重新計數(shù)。在準確同步的情況下,同相積分的積分區(qū)間正好和接收的一個碼元寬度相重合,同相積分計數(shù)器輸出為