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Verilog HDL基礎(chǔ)教程之：實(shí)例5 交通燈控制器

  • 實(shí)例的內(nèi)容及目標(biāo) 1.實(shí)例的主要訓(xùn)練內(nèi)容本實(shí)例通過Verilog HDL語言設(shè)計(jì)一個(gè)簡易的交通等控制器，實(shí)現(xiàn)一個(gè)具有兩個(gè)方向、共8個(gè)燈并具有時(shí)間倒計(jì)時(shí)功能的交通燈功能。2.實(shí)例目標(biāo)通過本實(shí)例，讀者應(yīng)達(dá)到下面的目標(biāo)。掌握
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Verilog HDL基礎(chǔ)j教程之：程序基本結(jié)構(gòu)

  • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可
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Verilog HDL基礎(chǔ)教程之：實(shí)例4 PS/2接口控制

  • 實(shí)例的內(nèi)容及目標(biāo)1.實(shí)例的主要內(nèi)容本實(shí)例通過Verilog編程實(shí)現(xiàn)在紅色颶風(fēng)II代Xilinx開發(fā)板上面實(shí)現(xiàn)對(duì)鍵盤、LCD、RS-232等接口或者器件進(jìn)行控制，將有鍵盤輸入的數(shù)據(jù)在LCD上面顯示出來，或者通過RS-232在PC機(jī)上的超級(jí)
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Verilog HDL基礎(chǔ)教程之：組合邏輯電路的實(shí)現(xiàn)

  • 數(shù)字邏輯電路分為兩種，分別是組合邏輯與時(shí)序邏輯。(1)組合邏輯：輸出只是當(dāng)前輸入邏輯電平的函數(shù)(有延時(shí))，與電路的原始狀態(tài)無關(guān)的邏輯電路。也就是說，當(dāng)輸入信號(hào)中的任何一個(gè)發(fā)生變化時(shí)，輸出都有可能會(huì)根據(jù)其變化
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Verilog HDL與C語言的區(qū)別與聯(lián)系詳解

  • 數(shù)字電路設(shè)計(jì)工程師一般都學(xué)習(xí)過編程語言、數(shù)字邏輯基礎(chǔ)、各種EDA軟件工具的使用。就編程語言而言，國內(nèi)外大多數(shù)學(xué)校都以C語言為標(biāo)準(zhǔn)，只有少部分學(xué)校使用Pascal 和Fortran。算法的描述和驗(yàn)證常用C語言來做。例如要
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Verilog HDL獨(dú)家程序設(shè)計(jì)經(jīng)驗(yàn)分享

  • 對(duì)于Verilog HDL的初學(xué)者，經(jīng)常會(huì)對(duì)語法中的幾個(gè)容易混淆的地方產(chǎn)生困惑。下面列出幾個(gè)常見問題和解決它們的小竅門。1.“=”和“=”的區(qū)分方法前面的內(nèi)容已經(jīng)從原理上解釋了阻塞(=)和非阻塞(=
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Verilog HDL基礎(chǔ)教程之：程序基本結(jié)構(gòu)

  • Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言，也是一種結(jié)構(gòu)描述的語言。也就是說，既可以用電路的功能描述，也可以
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ISE入門三部曲

  • 本著方便后來人，不用那么苦逼的去看英文資料，可以更快的入門，同時(shí)也為了這接近一年的時(shí)間天天寫Verilog作結(jié)，馬上就要去上一年課了，不用再寫代碼，也不用再熬夜咯。為了方便闡述，以一個(gè)簡單的8路選擇器作為例子。
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FPGA設(shè)計(jì)經(jīng)驗(yàn)談

  • 從大學(xué)時(shí)代第一次接觸FPGA至今已有10多年的時(shí)間。至今記得當(dāng)初第一次在EDA實(shí)驗(yàn)平臺(tái)上完成數(shù)字秒表，搶答器，密碼鎖等實(shí)驗(yàn)時(shí)，那個(gè)興奮勁。當(dāng)時(shí)由于沒有接觸到HDL硬件描述語言，設(shè)計(jì)都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。
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U盤SoC的設(shè)計(jì)與實(shí)現(xiàn)

  • 設(shè)計(jì)和實(shí)現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗(yàn)證過的CPU核、Nandflash、UDC_Control等模塊，模塊間通過總線進(jìn)行通信。其中USB CORE為本文設(shè)計(jì)的重點(diǎn)，用Verilog HDL語言實(shí)現(xiàn)，同時(shí)并為此設(shè)計(jì)搭建了功能完備的Modelsim仿真環(huán)境，進(jìn)行了仿真驗(yàn)證。
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基于SATAII協(xié)議的CRC32并行算法的研究

  • 在介紹CRC校驗(yàn)原理和傳統(tǒng)CRC32串行比特算法的基礎(chǔ)上，由串行比特型算法推導(dǎo)出一種CRC32并行算法、并結(jié)合SATAⅡ協(xié)議的要求，完成了SATAⅡ主控制器設(shè)計(jì)中CRC生成與校驗(yàn)?zāi)K的設(shè)計(jì)。最后通過在ISE平臺(tái)上編寫Verilog硬件描述語言，對(duì)SATA協(xié)議中幀結(jié)構(gòu)數(shù)據(jù)進(jìn)行仿真，驗(yàn)證該CRC32并行算法能夠滿足SATA接口實(shí)時(shí)處理的要求。
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Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

  • 1 引言近30年來，由于微電子學(xué)和計(jì)算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計(jì)自動(dòng)化)行業(yè)帶來了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級(jí)系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式?？梢哉f
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Verilog按鍵消抖的理解

  • 按鍵在按下時(shí)會(huì)產(chǎn)生抖動(dòng)，釋放時(shí)也會(huì)產(chǎn)生抖動(dòng)，所以在設(shè)計(jì)鍵盤掃描程序時(shí)必須考慮按鍵的消抖，我們一般只考慮按下 ...
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Verilog代碼命名六大黃金規(guī)則

  • Verilog代碼命名六大黃金規(guī)則,關(guān)于Verilog代碼中命名的六大黃金規(guī)則。　　1. 系統(tǒng)級(jí)信號(hào)的命名。　　系統(tǒng)級(jí)信號(hào)指復(fù)位信號(hào)，置位信號(hào)，時(shí)鐘信號(hào)等需要輸送到各個(gè)模塊的全局信號(hào)；系統(tǒng)信號(hào)以字符串Sys開頭?！　?. 低電平有效的信號(hào)后一律加下劃線
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基于串口通訊的Verilog設(shè)計(jì)

  • 1 串口通信基本特點(diǎn)隨著多微機(jī)系統(tǒng)的應(yīng)用和微機(jī)網(wǎng)絡(luò)的發(fā)展，通信功能越來越顯得重要。串行通信是在一根傳輸線上一位一位地傳送信息.這根線既作數(shù)據(jù)線又作聯(lián)絡(luò)線。串行通信作為一種主要的通信方式，由于所用的傳輸線少
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verilog-a介紹

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