Verilog HDL語言學(xué)前必知的基礎(chǔ)

Verilog HDL的歷史和進展

1.什么是Verilog HDL

Verilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計。它允許設(shè)計者用它來進行各種級別的邏輯設(shè)計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言之一。

2.Verilog HDL的歷史

Verilog HDL是在1983年由GDA(GateWay Design Automation)公司的Phil Moorby首創(chuàng)的。Phil Moorby后來成為Verilog-XL的主要設(shè)計者和Cadence公司(Cadence Design System)的第一個合伙人。

在1984年～1985年，Moorby設(shè)計出了第一個關(guān)于Verilog-XL的仿真器，1986年，他對Verilog HDL的發(fā)展又做出了另一個巨大貢獻：即提出了用于快速門級仿真的XL算法。

隨著Verilog-XL算法的成功，Verilog HDL語言得到迅速發(fā)展。1989年，Cadence公司收購了GDA公司，Verilog HDL語言成為Cadence公司的私有財產(chǎn)。1990年，Cadence公司決定公開Verilog HDL語言，于是成立了OVI(Open Verilog International)組織來負(fù)責(zé)Verilog HDL語言的發(fā)展。

3.Verilog HDL的進展

基于Verilog HDL的優(yōu)越性，IEEE于1995年制定了Verilog HDL的IEEE標(biāo)準(zhǔn)，即Verilog HDL1364-1995。其后，又在2001年發(fā)布了Verilog HDL1364-2001標(biāo)準(zhǔn)。

據(jù)有關(guān)文獻報道，目前在美國使用Verilog HDL進行設(shè)計的工程師大約有60000人，全美國有200多所大學(xué)教授用Verilog硬件描述語言的設(shè)計方法。在我國臺灣地區(qū)幾乎所有著名大學(xué)的電子和計算機工程系都講授Verilog有關(guān)的課程。

VHDL和Verilog HDL語言對比

Verilog HDL和VHDL都是用于邏輯設(shè)計的硬件描述語言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL是在1987年成為IEEE標(biāo)準(zhǔn)，Verilog HDL則在1995年才正式成為IEEE標(biāo)準(zhǔn)。

之所以VHDL比Verilog HDL早成為IEEE標(biāo)準(zhǔn)，這是因為VHDL是美國軍方組織開發(fā)的，而Verilog HDL 則是從一個普通的民間公司的私有財產(chǎn)轉(zhuǎn)化而來。

VHDL其英文全名為VHSIC Hardware Description Language，而VHSIC則是Very High Speed Integrated Circuit的縮寫，意為甚高速集成電路，故VHDL其準(zhǔn)確的中文譯名為甚高速集成電路的硬件描述語言。

1.共同點

Verilog HDL和VHDL作為描述硬件電路設(shè)計的語言，其共同的特點在于。

能形式化地抽象表示電路的結(jié)構(gòu)和行為。

支持邏輯設(shè)計中層次與領(lǐng)域的描述。

可借用高級語言的精巧結(jié)構(gòu)來簡化電路的描述。

具有電路仿真與驗證機制以保證設(shè)計的正確性。

支持電路描述由高層到低層的綜合轉(zhuǎn)換。

硬件描述與實現(xiàn)工藝無關(guān)(有關(guān)工藝參數(shù)可通過語言提供的屬性包括進去)。

便于文檔管理，易于理解和設(shè)計重用。

2.不同點

但是Verilog HDL和VHDL又各有其自己的特點。

由于Verilog HDL早在1983年就已推出，因而Verilog HDL擁有更廣泛的設(shè)計群體，成熟的資源也遠(yuǎn)比VHDL豐富。

與VHDL相比，Verilog HDL的最大優(yōu)點是：它是一種非常容易掌握的硬件描述語言，只要有C語言的編程基礎(chǔ)，通過二十學(xué)時的學(xué)習(xí)，再加上一段時間的實際操作，可在二～三個月內(nèi)掌握這種設(shè)計技術(shù)。

而掌握VHDL設(shè)計技術(shù)就比較困難。這是因為VHDL不很直觀，需要有Ada編程基礎(chǔ)。

目前版本的Verilog HDL和VHDL在行為級抽象建模的覆蓋范圍方面也有所不同。一般認(rèn)為Verilog HDL在系統(tǒng)級抽象方面比VHDL略差一些，而在門級開關(guān)電路描述方面比VHDL強得多。