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Verilog HDL基礎(chǔ)知識4之wire & reg

簡單來說硬件描述語言有兩種用途：1、仿真，2、綜合。對于wire和reg，也要從這兩個(gè)角度來考慮。\從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當(dāng)于軟件思路。這時(shí)： wire對應(yīng)于連續(xù)賦值，如assignreg對應(yīng)于過程賦值，如always，initial\從綜合的角度來說，HDL語言面對的是綜合器（如DC等），要從電路的角度來考慮。這時(shí)：1、wire型的變量綜合出來一般是一根導(dǎo)線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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利用FPGA進(jìn)行基本運(yùn)算及特殊函數(shù)定點(diǎn)運(yùn)算

一、前言　　FPGA以擅長高速并行數(shù)據(jù)處理而聞名，從有線/無線通信到圖像處理中各種DSP算法，再到現(xiàn)今火爆的AI應(yīng)用，都離不開卷積、濾波、變換等基本的數(shù)學(xué)運(yùn)算。但由于FPGA的硬件結(jié)構(gòu)和開發(fā)特性使得其對很多算法不友好，之前本人零散地總結(jié)和轉(zhuǎn)載了些基本的數(shù)學(xué)運(yùn)算在FPGA中的實(shí)現(xiàn)方式，今天做一個(gè)系統(tǒng)的總結(jié)歸納。二、FPGA中的加減乘除1.硬件資源　　Xilinx 7系列的FPGA中有DSP Slice ，叫做“DSP48E1”這一專用硬件資源，這是一個(gè)功能強(qiáng)大的計(jì)算單元，單就用于基本運(yùn)算的部分有加減單元和乘
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FPGA內(nèi)部自復(fù)位電路設(shè)計(jì)方案

1、定義　　復(fù)位信號是一個(gè)脈沖信號，它會(huì)使設(shè)計(jì)的電路進(jìn)入設(shè)定的初始化狀態(tài)，一般它作用于寄存器，使寄存器初始化為設(shè)定值；其脈沖有效時(shí)間長度必須大于信號到達(dá)寄存器的時(shí)延，這樣才有可能保證復(fù)位的可靠性?！　∠旅鎸⒂懻揊PGA/CPLD的復(fù)位電路設(shè)計(jì)?！　?、分類及不同復(fù)位設(shè)計(jì)的影響　　根據(jù)電路設(shè)計(jì)，復(fù)位可分為異步復(fù)位和同步復(fù)位?！　τ诋惒綇?fù)位，電路對復(fù)位信號是電平敏感的，如果復(fù)位信號受到干擾，如出現(xiàn)短暫的脈沖跳變，電路就會(huì)部分或全部被恢復(fù)為初始狀態(tài)，這是我們不愿看到的。因此，異步復(fù)位信號是一個(gè)關(guān)鍵信號，在電路
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Verilog HDL基礎(chǔ)知識3之抽象級別

Verilog可以在三種抽象級別上進(jìn)行描述：行為級模型、RTL級模型和門級模型。行為級（behavior level）模型的特點(diǎn)如下。1、它是比較高級的模型，主要用于testbench。2、它著重于系統(tǒng)行為和算法描述，不在于系統(tǒng)的電路實(shí)現(xiàn)。3、它不可以綜合出門級模型。4、它的功能描述主要采用高級語言結(jié)構(gòu)，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級（register tr
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Verilog HDL基礎(chǔ)知識2之運(yùn)算符

Verilog HDL 運(yùn)算符介紹算術(shù)運(yùn)算符首先我們介紹的是算術(shù)運(yùn)算符，所謂算術(shù)邏輯運(yùn)算符就是我們常說的加、減、乘、除等，這類運(yùn)算符的抽象層級較高，從數(shù)字邏輯電路實(shí)現(xiàn)上來看，它們都是基于與、或、非等基礎(chǔ)門邏輯組合實(shí)現(xiàn)的，如下。/是除法運(yùn)算，在做整數(shù)除時(shí)向零方向舍去小數(shù)部分。%是取模運(yùn)算，只可用于整數(shù)運(yùn)算，而其他操作符既可用于整數(shù)運(yùn)算，也可用于實(shí)數(shù)運(yùn)算。例子：我們在生成時(shí)鐘的時(shí)候，必須需選擇合適的timescale和precision。當(dāng)我們使用“PERIOD/2”計(jì)算延遲的時(shí)候，必須保證除法不會(huì)舍棄小數(shù)部
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如何用內(nèi)部邏輯分析儀調(diào)試FPGA？

1 推動(dòng)FPGA調(diào)試技術(shù)改變的原因　　進(jìn)行硬件設(shè)計(jì)的功能調(diào)試時(shí)，F(xiàn)PGA的再編程能力是關(guān)鍵的優(yōu)點(diǎn)。CPLD和FPGA早期使用時(shí)，如果發(fā)現(xiàn)設(shè)計(jì)不能正常工作，工程師就使用“調(diào)試鉤”的方法。先將要觀察的FPGA內(nèi)部信號引到引腳，然后用外部的邏輯分析儀捕獲數(shù)據(jù)。然而當(dāng)設(shè)計(jì)的復(fù)雜程度增加時(shí)，這個(gè)方法就不再適合了，其中有幾個(gè)原因。第一是由于FPGA的功能增加了，而器件的引腳數(shù)目卻緩慢地增長。因此，可用邏輯對I/O的比率減小了，參見圖1。此外，設(shè)計(jì)很復(fù)雜時(shí)，通常完成設(shè)計(jì)后只有幾個(gè)空余的引腳，或者根本就沒有空余的引腳能用
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xilinx FPGA中oddr，idelay的用法詳解

我們知道xilinx FPGA的selectio中有ilogic和ologic資源，可以實(shí)現(xiàn)iddr/oddr，idelay和odelay等功能。剛?cè)腴T時(shí)可能對xilinx的原語不太熟練，在vivado的tools-> language templates中搜索iddr idelay等關(guān)鍵詞，可以看到A7等器件下原語模板。復(fù)制出來照葫蘆畫瓢，再仿真一下基本就能學(xué)會(huì)怎么用了。1. oddroddr和iddr都一樣，以oddr為例，先去templates里把模板復(fù)制出來。Add simulation s
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FPGA實(shí)現(xiàn)OFDM通信

OFDM中調(diào)制使用IFFT，解調(diào)使用IFFT，在OFDM實(shí)現(xiàn)系統(tǒng)中，F(xiàn)FT和IFFT時(shí)必備的關(guān)鍵模塊。在使用Xilinx的7系列FPGA（KC705）實(shí)現(xiàn)OFDM系統(tǒng)時(shí)，有以下幾種選擇：（1）在Vivado中調(diào)用官方的FFT的IP核（AXI-Stream總線）；（2）在Vivado HLS中調(diào)用官方的FFT的IP核（內(nèi)部FFT通信AXI-Stream總線），可以自己增加外部封裝接口類型；（3）Verilog編寫FFT，很復(fù)雜，找到了一個(gè)1024點(diǎn)的并行流水線的，但是資源耗費(fèi)太大，8192點(diǎn)時(shí)很難滿足，不采
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萊迪思榮獲匯川技術(shù)（Inovance）優(yōu)秀質(zhì)量獎(jiǎng)

中國上?！?024年1月29日——萊迪思半導(dǎo)體（NASDAQ：LSCC），低功耗可編程器件的領(lǐng)先供應(yīng)商，今日宣布在由全球600多家供應(yīng)商和合作伙伴參加的匯川技術(shù)年度供應(yīng)商大會(huì)上榮獲“優(yōu)秀質(zhì)量獎(jiǎng)”。匯川技術(shù)表彰的企業(yè)提供創(chuàng)新的解決方案，可加速其工業(yè)自動(dòng)化解決方案開發(fā)，幫助制造商提高生產(chǎn)效率和加工精度。萊迪思半導(dǎo)體銷售副總裁王誠表示：“在萊迪思，我們專注于與客戶密切合作，通過我們的低功耗、小尺寸解決方案和服務(wù)，幫助他們實(shí)現(xiàn)設(shè)計(jì)目標(biāo)并縮短產(chǎn)品上市時(shí)間。我們很榮幸匯川授予我們這一享有盛譽(yù)的獎(jiǎng)項(xiàng)，我們期待與匯川繼
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Verilog HDL簡介&基礎(chǔ)知識1

Verilog 是 Verilog HDL 的簡稱，Verilog HDL 是一種硬件描述語言（HDL：Hardware Description Language），硬件描述語言是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從頂層到底層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA)工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用
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基于Kintex-7 FPGA的核心板電路設(shè)計(jì)

1. 引言Field Programmable GateArray（簡稱，F(xiàn)PGA）于1985年由XILINX創(chuàng)始人之一Ross Freeman發(fā)明，第一顆FPGA芯片XC2064為XILINX所發(fā)明，F(xiàn)PGA一經(jīng)發(fā)明，后續(xù)的發(fā)展速度之快，超出大多數(shù)人的想象，近些年的FPGA，始終引領(lǐng)先進(jìn)的工藝。在通信等領(lǐng)域FPGA有著廣泛的應(yīng)用，通信領(lǐng)域需要高速的通信協(xié)議處理方式，另一方面通信協(xié)議隨時(shí)都在修改，不適合做成專門的芯片，所以能夠靈活改變的功能的FPGA就成了首選。并行和可編程是FPGA最大的優(yōu)勢。2.核心板
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Spoc CPU軟核 Part 4-軟件（即程序員）模型

...或如何將外圍設(shè)備連接到 Spoc。Spoc 內(nèi)存模型Spoc0 數(shù)據(jù)存儲(chǔ)器空間深度為 64Kbits。從 0x0000 到 0x0FFF 的地址保留供內(nèi)部使用。從 0x1000 到 0xFFFF 的地址可供外部外設(shè)免費(fèi)使用。讓我們看看如何使用它！寫入外圍設(shè)備寫入事務(wù)的寬度可以是 1、8、16 或 32 位。例如：do?#0x1000?->?WA0 do.byte?#0x55?->?@???&nbs
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Spoc CPU軟核 Part 3-軟件（即程序員）模型

Spoc 有一個(gè)小指令集和一些尋址模式。這使得 Spoc 程序員的模型易于學(xué)習(xí)。指令集Spoc 目前支持 8 條指令：例子：?inc?RA2??????//?increments?register?RA2? ?dec?A???????//?decrements?accumula
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Spoc CPU軟核 Part 2-主要特征

邏輯使用量小通用架構(gòu)，可在 Xilinx 和 Altera FPGA 中輕松運(yùn)行。也可以很容易地移植到ASIC。RISC：小指令集多個(gè)累加器，多種數(shù)據(jù)大小雙寄存器文件每條指令中的條件執(zhí)行數(shù)據(jù)存儲(chǔ)器：使用（至少）一個(gè)模塊代碼存儲(chǔ)器：使用串行閃存或塊Spoc被設(shè)計(jì)為幾乎是免費(fèi)的，即在FPGA中占用很少的空間，并從串行閃存中執(zhí)行。許多新的FPGA板卡都已使用串行閃存來配置FPGA。 Spoc 可以使用閃存中未使用的內(nèi)存空間作為代碼內(nèi)存。Spoc0Spoc 可以參數(shù)化。目前，第一個(gè)實(shí)現(xiàn)“Spoc0”不是。Spo
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Spoc CPU軟核 Part 1-Hello world!

Spoc 是一個(gè) cpu...你猜怎么著？讓我們用它來顯示“Hello world！”。在本例中，您需要一個(gè)帶有 RS-232 輸出的 FPGA 板。1. 軟件使用?spoc_asm?編譯以下代碼// First set the stack pointer (required since we use a subroutine below) ?do #0x0C00 -> SPBeginString: ?do #GreetingString -> CSSe
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fpga介紹

FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可 [ 查看詳細(xì) ]