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FPGA和DDS在信號源中的應(yīng)用

  • 　　1引言 　　DDS同DSP(數(shù)字信號處理)一樣，是一項關(guān)鍵的數(shù)字化技術(shù)。DDS是直接數(shù)字式頻率合成器(DirectDigitalSynthesizer)的英文縮寫。與傳統(tǒng)的頻率合成器相比，DDS具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點(diǎn)，廣泛使用在電信與電子儀器領(lǐng)域，是實(shí)現(xiàn)設(shè)備全數(shù)字化的一個關(guān)鍵技術(shù)。在各行各業(yè)的測試應(yīng)用中，信號源扮演著極為重要的作用。但信號源具有許多不同的類型，不同類型的信號源在功能和特性上各不相同，分別適用于許多不同的應(yīng)用。目前，最常見的信號源類型包括任意波形發(fā)生器，函數(shù)發(fā)
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基于FPGA的光纖陀螺儀模擬表頭及其測試系統(tǒng)

  • 　　光纖陀螺是激光陀螺的一種，是慣性技術(shù)和光電子技術(shù)緊密結(jié)合的產(chǎn)物。它利用Sagnac干涉效應(yīng)，用光纖構(gòu)成環(huán)形光路，并檢測出隨光纖環(huán)的轉(zhuǎn)動而產(chǎn)生的兩路超輻射光束之間的相位差，由此計算出光纖環(huán)旋轉(zhuǎn)的角速度。光纖陀螺儀主要由兩個部分組成。伺服于表頭的調(diào)制解調(diào)電路根據(jù)輸進(jìn)的電信號，經(jīng)過相應(yīng)的變換后形成反饋信號送至表頭的相位調(diào)制器中。在實(shí)際的應(yīng)用過程中，相應(yīng)的調(diào)制解調(diào)電路應(yīng)該根據(jù)溫度、振動等情況做出相應(yīng)的改變，才能最大限度地保證陀螺的精度要求。本文設(shè)計了一種基于FPGA的測試系統(tǒng)，模擬光纖陀螺儀的表頭，并檢測調(diào)制
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基于Nios II的機(jī)器人視覺伺服控制器的研究與設(shè)計

  • 　　引言 　　Altera公司的Nios II處理器是可編程邏輯器件的軟核處理器。NiosII軟核處理器和存儲器、I/O接口等外設(shè)可嵌入到FPGA中，組成一個可編程單芯片系統(tǒng)(SOPC)，大大降低了系統(tǒng)的成本、體積和功耗。適合網(wǎng)絡(luò)、電信、數(shù)據(jù)通信、嵌入式和消費(fèi)市場等各種嵌入式應(yīng)用場合。 　　本文提出一個基于Nios II處理器結(jié)構(gòu)的系統(tǒng)用于實(shí)現(xiàn)機(jī)器人實(shí)時運(yùn)動檢測跟蹤，使用線性卡爾曼濾波器算法來快速完成運(yùn)動估計及進(jìn)一步分析和校正，算法中的乘除利用MATLAB/DSP Builder生成的模塊作為Nios
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基于FPGA的三軸伺服控制器的設(shè)計優(yōu)化

  • 　　目前伺服控制器的設(shè)計多以DSP或MCU為控制核心，但DSP的靈活性不如FPGA，且在某些環(huán)境比較惡劣的條件如高溫高壓下DSP的應(yīng)用效果會大打折扣，因此以FPGA為控制核心，對應(yīng)用于機(jī)載三軸伺服控制平臺的控制器進(jìn)行了設(shè)計與優(yōu)化。 　　1 總體方案 　　FPGA(Field-Prograromable Gate Array，現(xiàn)場可編程門陣列)是在PAL，GAL，CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA(Logic Cell Array)這樣一個概念，內(nèi)部包括可配置
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基于FPGA的伺服驅(qū)動器分周比設(shè)計與實(shí)現(xiàn)

  • 　　引 言 　　電動機(jī)是各類數(shù)控機(jī)床的重要執(zhí)行部件。要實(shí)現(xiàn)對電動機(jī)的精確位置控制，轉(zhuǎn)子的位置必須能夠被精確的檢測出來。光電編碼器是目前最常用的檢測器件。光電編碼器分為增量式、絕對式和混合式。其中，增量式以其構(gòu)造簡單，機(jī)械壽命長，易實(shí)現(xiàn)高分辨率等優(yōu)點(diǎn)，已被廣泛采用。增量式光電編碼器輸出有A，B，Z三相信號，其中A相和B相相位相差90°，Z相是編碼器的“零位”，每轉(zhuǎn)只輸出一個脈沖。在應(yīng)用中，經(jīng)常需要對A相、B相正交脈沖按照一定的比例，即分周比進(jìn)行分頻。分頻的難點(diǎn)是，無論設(shè)定分
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小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼鐘（下）

  • 　　圖中存在較多的模塊，因此在此將每個模塊的功能做簡單介紹： 　　另外，Clock_Control模塊為綜合模塊，內(nèi)部包含了時、分、秒、時鐘計數(shù)器模塊和時間設(shè)定模塊，該模塊的內(nèi)部結(jié)構(gòu)這里小梅哥不做過多介紹，詳細(xì)請參看代碼。 　　五、 代碼組織方式 　　本實(shí)驗(yàn)主要學(xué)習(xí)由頂向下的設(shè)計流程，代碼均為常見風(fēng)格，這里不多做介紹。希望讀者能夠通過代碼架構(gòu)，學(xué)習(xí)領(lǐng)會這種自頂向下的設(shè)計結(jié)構(gòu)的優(yōu)勢。 　　六、 關(guān)鍵代碼解讀 　　本設(shè)計中，頂層模塊主要實(shí)現(xiàn)了各個模塊的例化和數(shù)碼管顯示使能的多路控制，相信看了圖4
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FPGA、CPU、DSP的競爭與融合

  • 　　對FPGA技術(shù)來說，早期研發(fā)在5年前就已開始嘗試采用多核和硬件協(xié)處理加速技術(shù)朝系統(tǒng)并行化方向發(fā)展。在實(shí)際設(shè)計中，F(xiàn)PGA已經(jīng)成為CPU的硬件協(xié)加速器，很多芯片廠商采用了硬核或軟核CPU+FPGA的模式，今后這一趨勢也將繼續(xù)下去。 　　CPU+FPGA模式的興起 　　賽靈思根據(jù)市場需求，率先于2010年4月28日發(fā)布了集成ARM Cortex-A9CPU和28nmFPGA的可擴(kuò)展式處理平臺(Extensible Processing Platform)架構(gòu)。 　　該公司全球市場營銷及業(yè)務(wù)開發(fā)高級副
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基于FPGA的結(jié)構(gòu)光圖像中心線提取

  • 在線結(jié)構(gòu)光視覺三維測量系統(tǒng)中，為了實(shí)現(xiàn)對結(jié)構(gòu)光圖像線條紋中心的實(shí)時高精度提取，本文采用了極值法、閾值法和灰度重心法相結(jié)合的中心線提取方法。利用現(xiàn)場可編程門陣列器件(FPGA)的流水線技術(shù)以及并行技術(shù)的硬件設(shè)計來完成運(yùn)算，保證了光條紋中心點(diǎn)的實(shí)時準(zhǔn)確提取。實(shí)驗(yàn)表明采用FPGA 實(shí)現(xiàn)圖像處理的專用算法能滿足圖像數(shù)據(jù)進(jìn)行實(shí)時準(zhǔn)確提取的要求。
  • 關(guān)鍵字： 結(jié)構(gòu)光圖像  中心線提取  FPGA  201506  

基于FPGA的PCM-FM遙測中頻接收機(jī)設(shè)計與實(shí)現(xiàn)

  • 本文設(shè)計實(shí)現(xiàn)了一款基于FPGA的PCM-FM遙測中頻接收機(jī)，在FPGA中實(shí)現(xiàn)遙測信號解調(diào)、位同步、幀同步等功能，系統(tǒng)碼速率、幀長、幀同步碼可靈活設(shè)置。接收機(jī)硬件結(jié)構(gòu)簡單，主要包括FPGA、ADC、電源轉(zhuǎn)換芯片、USB接口芯片等常用器件，可單板實(shí)現(xiàn)，達(dá)到低成本、小型化設(shè)計要求。性能測試表明，中頻接收機(jī)滿足設(shè)計指標(biāo)要求，目前該接收機(jī)已服務(wù)于多個項目。
  • 關(guān)鍵字： 遙測系統(tǒng)  中頻接收機(jī)  位同步  幀同步  FPGA  201506  

一種低誤碼率的ADS-B接收機(jī)的設(shè)計

  • 針對廣播式自動相關(guān)監(jiān)控(ADS-B)接收機(jī)存在高誤碼率的問題，設(shè)計一種基于FPGA的ADS-B接收機(jī)，通過ADC電路轉(zhuǎn)換解調(diào)后的模擬信號為數(shù)字信號，并利用FPGA的并行處理的特點(diǎn)，采用流水線方式處理ADS-B信號;利用有關(guān)數(shù)字濾波和數(shù)字信號提取算法，計算得到ADS-B信息，并經(jīng)過PL2303HX發(fā)送電腦上位機(jī)中。實(shí)驗(yàn)結(jié)果證明，可以較好地完成1090MHz ES ADS-B信號的接收，實(shí)現(xiàn)了內(nèi)部數(shù)字信號濾波算法和CRC校驗(yàn)，有效地降低設(shè)備的誤碼率。
  • 關(guān)鍵字： ADS-B  FPGA  1090MHz  201506  

零基礎(chǔ)學(xué)FPGA （十九） 探秘SOPC

  • 　　今天是來北京的第8天了，想想過的蠻快的，在這8天里呢，由于這邊正在開SOPC的課程，自己對這方面之前只是了解過，知道有SOPC這回事，但是從來沒有接觸過，正好有這個機(jī)會讓我蹭了幾天的課，算是對這東西有了深入的了解吧。課程講的很快，短短4天的功夫就從入門講到了我認(rèn)為比較難懂的方面，不過還好，經(jīng)過我這幾天的消化，之前也有點(diǎn)基礎(chǔ)，理解一下還是沒什么問題的，只不過讓我去操作一個有點(diǎn)難度的外設(shè)的話，我估計還得下點(diǎn)功夫了~ 　　講SOPC的郝老師跟我住一個屋，郝老師人很不錯，也很年輕，也是個90后，這幾天跟著郝
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Altera推出新套件加速FPGA和SoC設(shè)計

  • 　　Altera推出Quartus II軟體新套件--Spectra-Q。以提高下一代可程式化元件的設(shè)計效能，縮短產(chǎn)品面市時間。新產(chǎn)品能縮短編譯時間，提供通用、快速追蹤設(shè)計輸入和置入式IP整合特性，令采用現(xiàn)場可編程閘陣列(FPGA)和系統(tǒng)單晶片(SoC)的設(shè)計快馬加鞭，使用者可在更高抽象層級上設(shè)計與實(shí)現(xiàn)，大幅縮短設(shè)計時間。 　　Altera軟體和IP市場資深總監(jiān)Alex Grbic表示，F(xiàn)PGA和SoC具有數(shù)百萬個邏輯單元的元件，支援幾百種介面的通訊協(xié)定，提供新的硬式核心功能模組，提高元件的功能，因此須
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Altera經(jīng)過認(rèn)證的28 nm FPGA、SoC和工具流加速IEC 61508兼容設(shè)計

  • 　　Altera公司(NASDAQ: ALTR)今天宣布，為使用Altera現(xiàn)場可編程門陣列(FPGA)的系統(tǒng)設(shè)計人員提供最新版本的工業(yè)功能安全數(shù)據(jù)套裝(第3版)。安全套裝提供TÜV Rheinland認(rèn)證的工具流、IP和包括Cyclone V FPGA在內(nèi)的器件，使得支持IEC 61508的安全完整性等級3 (SIL3)的工業(yè)安全解決方案產(chǎn)品能夠更迅速面市。 　　在工業(yè)安全強(qiáng)制要求下，工業(yè)設(shè)備必須經(jīng)過認(rèn)證以確保承載安全功能的電氣、電子和可編程電子系統(tǒng)滿足工業(yè)標(biāo)準(zhǔn)安全指南。一般而言，這類產(chǎn)品必
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Altera經(jīng)過認(rèn)證的28 nm FPGA、SoC和工具流加速IEC 61508兼容設(shè)計

  • 　　Altera公司今天宣布，為使用Altera現(xiàn)場可編程門陣列(FPGA)的系統(tǒng)設(shè)計人員提供最新版本的工業(yè)功能安全數(shù)據(jù)套裝(第3版)。安全套裝提供TÜV Rheinland認(rèn)證的工具流、IP和包括Cyclone V FPGA在內(nèi)的器件，使得支持IEC 61508的安全完整性等級3 (SIL3)的工業(yè)安全解決方案產(chǎn)品能夠更迅速面市。 　　在工業(yè)安全強(qiáng)制要求下，工業(yè)設(shè)備必須經(jīng)過認(rèn)證以確保承載安全功能的電氣、電子和可編程電子系統(tǒng)滿足工業(yè)標(biāo)準(zhǔn)安全指南。一般而言，這類產(chǎn)品必須符合IEC 61508
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易于工程實(shí)現(xiàn)的脈沖信號實(shí)時測頻算法

  • 　　脈沖信號是現(xiàn)代雷達(dá)主要采用的信號形式，脈沖信號頻率測量是雷達(dá)偵察中不可或缺的環(huán)節(jié)，對雷達(dá)對抗起著重要的作用。數(shù)字化處理是雷達(dá)對抗系統(tǒng)發(fā)展的趨勢之一，常用的數(shù)字測頻方法包括過零點(diǎn)檢測法、相位差分法、快速傅里葉變換( FFT)法和現(xiàn)代譜估計法。其中FFT法工程可實(shí)現(xiàn)性強(qiáng)，實(shí)時性好，且適用于寬帶偵收，因此在工程中得到廣泛應(yīng)用。 　　本文以時寬較短( 0. 2～1μs)的正弦波脈沖信號為研究對象，分析了傳統(tǒng)FFT測頻法的不足之處，從工程應(yīng)用角度分析了提高測頻精度的改進(jìn)方法，并提出了基于FPGA的全數(shù)字
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