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EEPW首頁 >> 主題列表 >> fpga+dsp

數(shù)字懸浮控制系統(tǒng)中的降噪方法及FPGA實現(xiàn)

  • 為抑制電磁噪聲對懸浮控制系統(tǒng)的影響，介紹了一種通過避開噪聲持續(xù)時間進行A/D采樣的方法，詳細討論了該方法的原理與實現(xiàn)。實踐表明，它能有效地防止噪聲引入控制系統(tǒng)，提高系統(tǒng)的性能
  • 關(guān)鍵字： 懸浮控制  降噪  A/D采樣  FPGA  

基于FPGA的線陣CCD驅(qū)動時序及模擬信號處理的設(shè)計

  • 基于FPGA設(shè)計的驅(qū)動電路是可再編程的，與傳統(tǒng)的方法相比，其優(yōu)點是集成度高、速度快、可靠性好。若要改變驅(qū)動電路的時序，增減某些功能，僅需要對器件重新編程即可，在不改變?nèi)魏斡布那闆r下，即可實現(xiàn)驅(qū)動電路的更新?lián)Q代。通過對TCDl50lD輸出圖像信號特征的簡要分析，分別闡述了內(nèi)、外2種除噪方法，并給出了相應(yīng)的時序，再利用Quartus II 7．2軟件平臺對TCDl501D CCD驅(qū)動時序及AD9826的采樣時序進行了設(shè)計及結(jié)果仿真，使CCD的驅(qū)動變得簡單且易于處理，這是傳統(tǒng)邏輯電路無法比擬的，對其他CCD時
  • 關(guān)鍵字： CCD驅(qū)動時序  模擬信號處理  FPGA  

用FPGA在數(shù)字電視系統(tǒng)中進行級聯(lián)編碼

基于高速FPGA的PCB設(shè)計技術(shù)

  • 本文只談及了一些基本的概念。這里所涉及的任何一個主題都可以用整本書的篇幅來討論。關(guān)鍵是要在為PCB版圖設(shè)計投入大量時間和精力之前搞清楚目標是什么。一旦完成了版圖設(shè)計，重新設(shè)計就會耗費大量的時間和金錢，即便是對走線的寬度作略微的調(diào)整。不能依賴PCB版圖工程師做出能夠滿足實際需求的設(shè)計來。原理圖設(shè)計師要一直提供指導(dǎo)，作出精明的選擇，并為解決方案的成功負起責(zé)任。
  • 關(guān)鍵字： PCB  電容  SERDES  FPGA  

基于DSP的數(shù)碼相機中的MPEG-4 壓縮

  • 雖然數(shù)碼相機 (DSC) 投入市場僅幾年時間，但已經(jīng)使消費類電子成像業(yè)發(fā)生了翻天覆地的變化。目前，全球售出的相機中大約有三分之一是數(shù)碼相機，而且其份額還在穩(wěn)步上升。
  • 關(guān)鍵字： DSP  數(shù)碼  MPEG-4  壓縮  

用FPGA實現(xiàn)FIR濾波器

  • 你接到要求用FPGA實現(xiàn)FIR濾波器的任務(wù)時，也許會想起在學(xué)校里所學(xué)的FIR基礎(chǔ)知識，但是下一步該做什么呢?哪些參數(shù)是重要的?做這個設(shè)計的最佳方法是什么?還有這個設(shè)計應(yīng)該怎樣在FPGA中實現(xiàn)?現(xiàn)在有大量的低成本IP核和工具來幫助你進行設(shè)計，因為FIR是用FPGA實現(xiàn)的最普通的功能。
  • 關(guān)鍵字： FIR濾波器  DSP  LUT  FPGA  

克服FPGA I/O引腳分配挑戰(zhàn)

  • 賽靈思公司開發(fā)了一種規(guī)則驅(qū)動的方法。首先根據(jù)PCB和FPGA設(shè)計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設(shè)計小組就可以盡可能早地開始各自的設(shè)計流程。 如果在設(shè)計流程的后期由于PCB布線或內(nèi)部FPGA性能問題而需要進行調(diào)整，在采用這一方法晨這些問題通常也已經(jīng)局部化了，只需要在PCB或FPGA設(shè)計中進行很小的設(shè)計修改。
  • 關(guān)鍵字： PCB  IO引腳分配  FPGA  

MAX706S在DSP系統(tǒng)中的應(yīng)用

  • 對于實際的DSP應(yīng)用系統(tǒng)特別是產(chǎn)品化的DSP系統(tǒng)而言，可靠性是一個不容忽視的問題。由于DSP系統(tǒng)的時鐘頻率比較高，因此在運行時極有可能發(fā)生干擾和被干擾的現(xiàn)象，嚴重時系統(tǒng)可能會出現(xiàn)死機。為了克服這種情況，除了在軟件上作一些保護措施外，硬件上也必須作相應(yīng)的處理。硬件上最有效的保護措施就是采用具有監(jiān)視(Watchdog)功能的自動復(fù)位電路。各大公司生產(chǎn)了多種微處理器監(jiān)控器，用來監(jiān)測微處理器的運行狀態(tài)，一旦微處理器失控就強行復(fù)位微處理器，引導(dǎo)程序重新運行。
  • 關(guān)鍵字： MAX706S  DSP  監(jiān)控電路  

多種EDA工具的FPGA協(xié)同設(shè)計

  • 在FPGA開發(fā)的各個階段，市場為我們提供了很多優(yōu)秀的EDA工具。面對眼花繚亂的EDA工具，如何充分利用各種工具的特點，并規(guī)劃好各種工具的協(xié)同使用，對FPGA開發(fā)極其重要。本文將通過開發(fā)實例“帶順序選擇和奇偶檢驗的串并數(shù)據(jù)轉(zhuǎn)換接口”來介紹基于多種EDA工具——QuartusII、FPGA CompilerII、Modelsim——的FPGA協(xié)同設(shè)計。
  • 關(guān)鍵字： FPGA；EDA；協(xié)同設(shè)計  

動量輪模擬器的設(shè)計

  • 在衛(wèi)星姿態(tài)和軌道控制計算機(AOCC)分系統(tǒng)的設(shè)計和室內(nèi)聯(lián)調(diào)階段，為方便系統(tǒng)調(diào)試，需設(shè)計動量輪模擬器，模擬執(zhí)行機構(gòu)動量輪所決定的衛(wèi)星姿態(tài)和控制效果，代替真實部件進行分系統(tǒng)的開環(huán)和閉環(huán)試驗。
  • 關(guān)鍵字： 動量輪  模擬器  DSP  

用最新工具解決FPGA設(shè)計中的時序問題

  • 　　時序問題的惱人之處在于沒有哪種方法能夠解決所有類型的問題。由于客戶對于和現(xiàn)場應(yīng)用工程師共享源代碼通常非常敏感，因此我們通常都是通過將工具的潛力發(fā)揮到極致來幫助客戶解決其時序問題。當(dāng)然好消息就是通過這種方法以及優(yōu)化RTL代碼，可以解決大多數(shù)時序問題。
  • 關(guān)鍵字： 時序問題  FPGA  

Verilog串口通訊設(shè)計

  • FPGA(Field Pmgrammable Gate Array)現(xiàn)場可編程門陣列在數(shù)字電路的設(shè)計中已經(jīng)被廣泛使用。這種設(shè)計方式可以將以前需要多塊集成芯片的電路設(shè)計到一塊大模塊可編程邏輯器件中，大大減少了電路板的尺寸，增強了系統(tǒng)的可靠性和設(shè)計的靈活性。本文詳細介紹了已在實際項目中應(yīng)用的基于FPGA的串口通訊設(shè)計。本設(shè)計分為硬件電路設(shè)計和軟件設(shè)計兩部分，最后用仿真驗證了程序設(shè)計的正確性。
  • 關(guān)鍵字： Verilog  串口通訊  FPGA  

基于FPGA的視覺、聽覺誘發(fā)電位系統(tǒng)的設(shè)計

  • 誘發(fā)電位是神經(jīng)系統(tǒng)接受各種外界刺激后所產(chǎn)生的特異性電反應(yīng)。它在中樞神經(jīng)系統(tǒng)及周圍神經(jīng)系統(tǒng)的相應(yīng)部位被檢出，與刺激有鎖時關(guān)系的電位變化，具有能定量及定位的特點，往往較常規(guī)腦電圖檢查有更穩(wěn)定的效果，從而在診斷及研究神經(jīng)系統(tǒng)各部位神經(jīng)電生理變化方面，有重要作用。
  • 關(guān)鍵字： 腦電電位  VGA  FPGA  誘發(fā)電位  

基于FPGA的SoC/IP驗證平臺的設(shè)計與應(yīng)用

  • SoC是大規(guī)模集成電路的發(fā)展趨勢。SoC設(shè)計必須依靠完整的系統(tǒng)級驗證來保證其正確性?；贔PGA的驗證平臺能夠縮短SoC驗證時間，并提高驗證工作的可靠性，還具有可重用性。本文利用Altera公司的FPGA設(shè)計了一個基于片上總線的SoC原型驗證平臺，并將VxWorks嵌入式操作系統(tǒng)應(yīng)用于此平臺，通過軟硬件協(xié)同驗證的方法，驗證了平臺的可靠性。該平臺在CF卡及通用智能卡SoC芯片驗證中得以應(yīng)用。
  • 關(guān)鍵字： SoC驗證平臺  系統(tǒng)級驗證  FPGA  

以FPGA可編程邏輯器件為設(shè)計平臺的全彩led顯示屏設(shè)計方案

  • 　介紹了一種以FPGA 可編程邏輯器件為設(shè)計平臺的、采用大屏幕全彩led 顯示屏進行全彩灰度圖像顯示的掃描控制器實現(xiàn)方案。經(jīng)過對“19 場掃描”理論灰度實現(xiàn)原理的分析，針對采用該方法實現(xiàn)的全彩LED
  • 關(guān)鍵字： LED  顯示屏設(shè)計  FPGA  
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