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愛芯元智發(fā)布新一代IPC SoC芯片AX630C和AX620Q

AI視覺芯片研發(fā)及基礎(chǔ)算力平臺公司愛芯元智宣布，發(fā)布新一代IPC SoC芯片產(chǎn)品AX630C和AX620Q，以領(lǐng)先行業(yè)水平的高畫質(zhì)、智能處理和分析等能力受到關(guān)注。搭載新一代智眸4.0和新一代通元4.0，支持實(shí)時真黑光受益于網(wǎng)絡(luò)攝像機(jī)的大范圍普及，IPC SoC芯片作為主要的智慧城市管理芯片之一，被認(rèn)為是未來發(fā)展的主流。同時，隨著網(wǎng)絡(luò)視頻攝像頭向高清化、智能化方向發(fā)展，IPC市場也對SoC芯片提出了更高的要求，具備高圖像質(zhì)量、算法兼容性好、低功耗等優(yōu)勢的IPC SoC更受市場青睞。依托自研愛芯智眸AI-IS
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Altera MAX10: 時鐘分頻

時鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時序邏輯的設(shè)計(jì)。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計(jì)時也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通
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Lattice MXO2: 時鐘分頻

時鐘分頻在之前的實(shí)驗(yàn)中我們已經(jīng)熟悉了小腳丫的各種外設(shè)，掌握了verilog的組合邏輯設(shè)計(jì)，接下來我們將學(xué)習(xí)時序邏輯的設(shè)計(jì)。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設(shè)計(jì)中使用頻率非常高的基本設(shè)計(jì)之一。一般在FPGA中都有集成的鎖相環(huán)可以實(shí)現(xiàn)各種時鐘的分頻和倍頻設(shè)計(jì)，但是通過語言設(shè)計(jì)進(jìn)行時鐘分頻是最基本的訓(xùn)練，在對時鐘要求不高的設(shè)計(jì)時也能節(jié)省鎖相環(huán)資源。在本實(shí)驗(yàn)中我們將實(shí)現(xiàn)任意整數(shù)的分頻器，分頻的時鐘保持50%占空比。1，偶數(shù)分頻：偶數(shù)倍分頻相對簡單，比較容易理解。通過計(jì)數(shù)器計(jì)數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個LED燈組成的，控制每個LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平
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Lattice MXO2: 2位7段數(shù)碼管顯示

數(shù)碼管顯示本實(shí)驗(yàn)將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說明數(shù)碼管是工程設(shè)計(jì)中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管（如果包括右下的小點(diǎn)可以認(rèn)為是8段）分別由a、b、c、d、e、f、g位段和表示小數(shù)點(diǎn)的dp位段組成。實(shí)際是由8個LED燈組成的，控制每個LED的點(diǎn)亮或熄滅實(shí)現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管，結(jié)構(gòu)如下圖所示：圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效，而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平信號就可以使相應(yīng)
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AI 處理能力快 14.7 倍，三星 Exynos 2400 芯片 NPU 信息曝光

IT之家?10 月 24 日消息，三星于今年 10 月 5 日在美國加州圣何塞舉辦的 System LSI 技術(shù)日活動中，正式宣布了 Exynos 2400 處理器，表示 CPU 性能要比 Exynos 2200 快 70%，AI 處理能力快 14.7 倍。國外科技媒體?Android?Headlines 近日分享了 Exynos 2400 處理器 NPU 芯片的更多細(xì)節(jié)。報告稱三星大幅優(yōu)化了 NPU 芯片對非線性運(yùn)算的支持，通過架構(gòu)調(diào)整等優(yōu)化手段，Exynos 2400 在
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聯(lián)發(fā)科天璣 9300 處理器跑分突破 200 萬，安卓旗艦平臺新高

IT之家?10 月 23 日消息，今日安兔兔稱在后臺發(fā)現(xiàn)了疑似聯(lián)發(fā)科天璣 9300 的跑分成績，其表現(xiàn)十分亮眼。從安兔兔識別到的信息來看，天璣 9300 在 CPU 部分采用了 4 個超大核 Cortex-X4 搭配 4 個大核 Cortex-A720 的架構(gòu)，并沒有小核心，疑似采用此前傳聞的“全大核”架構(gòu)；GPU 型號則是 Immortalis-G720。這臺測試機(jī)內(nèi)置了 16GB 內(nèi)存以及 512GB 存儲，運(yùn)行的是?Android 14?系統(tǒng)，安兔兔統(tǒng)計(jì)到的總成績?yōu)?2
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Altera MAX10: 3-8譯碼器

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)如何用Verilog來實(shí)現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實(shí)驗(yàn)里以最常見的3-8譯碼器為例說明如何用Verilog實(shí)現(xiàn)。3-8譯碼器的真值表如下：從前面的實(shí)驗(yàn)可以知道，當(dāng)FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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蘋果旗下芯片性能統(tǒng)計(jì)：iPhone 15 Pro 機(jī)型可媲美入門級 MacBook Air

IT之家?10 月 18 日消息，國外科技媒體 Macworld 混合對比了?iPhone、iPad?和 Mac 芯片性能，發(fā)現(xiàn)?iPhone 15 Pro?系列機(jī)型搭載的 A17 Pro 芯片，性能可以媲美入門級 MacBook Air。Mac 芯片的性能自然是最強(qiáng)的，其次是 iPad 和 iPhone 上所用的芯片，不過從跑分來看，iPad Pro?的性能和 MacBook Air 差別不大； 399 美元的?iPhone SE&n
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Altera MAX10: 點(diǎn)亮RGB三色燈

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮，當(dāng)FPGA輸出高電平時LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色，一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點(diǎn)亮RGB三色燈

在這個實(shí)驗(yàn)里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點(diǎn)亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設(shè)計(jì)，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮，當(dāng)FPGA輸出高電平時LED熄滅，當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色，一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計(jì)工具，這是用小腳丫STEP-MAX10必須用到的。硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和
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Lattice MXO2: 點(diǎn)亮LED燈

恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計(jì)同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先到云盤準(zhǔn)備好軟硬件文檔，因?yàn)镕PGA的設(shè)計(jì)是和硬件息息相關(guān)，會經(jīng)常用到這些文檔。你還必須先安裝好Diamond設(shè)計(jì)工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設(shè)，在本實(shí)驗(yàn)里我們就看看如何用FPGA控制簡單外設(shè)，如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
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實(shí)驗(yàn)22 4位串行累加器

實(shí)驗(yàn)?zāi)康模?）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實(shí)驗(yàn)了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實(shí)現(xiàn)累加器的原理及實(shí)現(xiàn)方法實(shí)驗(yàn)任務(wù)設(shè)計(jì)一個4位串行累加器，電路原理框圖如圖所示，在開關(guān)K處設(shè)置串行輸入數(shù)據(jù)，在CP端輸入8個脈沖，將完成一次，兩個四位串行數(shù)據(jù)的相加，結(jié)果存D-A中。實(shí)驗(yàn)原理根據(jù)上述電路框圖，可以分割系統(tǒng)任務(wù)。累加器是一個具有特殊功能的二進(jìn)制寄存器，可以存放計(jì)算產(chǎn)生的中間結(jié)果，省去了計(jì)算單元的讀取操作，能加快計(jì)算單
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