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FPGA技術(shù)在汽車電子中的應(yīng)用
- 因?yàn)楝F(xiàn)場(chǎng)可編程門陣列(FPGA)技術(shù)具有自定義邏輯功能和高可靠性的特點(diǎn),所以,工程師已將FPGA技術(shù)融入測(cè)試系統(tǒng),解決汽車電子設(shè)計(jì)與測(cè)試的困難,同時(shí)滿足低成本、系統(tǒng)可擴(kuò)展性和復(fù)雜的測(cè)試環(huán)境要求。本文將探討FPGA相關(guān)技術(shù)在汽車電子中的應(yīng)用。 FPGA技術(shù)的應(yīng)用領(lǐng)域 FPGA(Field Programmable Gate Array),是PAL、GAL、PLD等可編程器件進(jìn)一步發(fā)展的產(chǎn)物,其邏輯功能由內(nèi)部規(guī)則排列的邏輯單元陣列完成。邏輯單元陣列內(nèi)部包括可配置邏輯模塊、輸入輸出模塊和內(nèi)部連線
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FPGA遠(yuǎn)程更新重啟系統(tǒng)
- 正文 1) 因?yàn)镕PGA具有開發(fā)周期短,可更新等優(yōu)點(diǎn),現(xiàn)在有越來越多的通訊系統(tǒng)采用FPGA作為實(shí)際產(chǎn)品方案。已經(jīng)有大量的FPGA應(yīng)用到通訊系統(tǒng)中,為了降低系統(tǒng)維護(hù)的人力成本,需要能夠?qū)崿F(xiàn)FPGA遠(yuǎn)程版本更新。本文將以Xi
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Altera推出Serial RapidIO IP內(nèi)核
- Altera公司 (NASDAQ: ALTR)日前宣布,開始提供新的Serial RapidIO? Gen2 MegaCore?功能知識(shí)產(chǎn)權(quán)(IP),滿足全球通信基礎(chǔ)設(shè)施系統(tǒng)日益增長(zhǎng)的帶寬需求。該IP新解決方案成功實(shí)現(xiàn)了所有硬件與最新Integrated Device Technology (IDT) RapidIO芯片的互操作性,并支持28 nm Altera Stratix? V FPGA,每通路工作速率高達(dá)6.25 Gbaud。
- 關(guān)鍵字: Altera IDT 嵌入式 FPGA
基于FPGA的嵌入式智能管理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)
- 基于FPGA的嵌入式智能管理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn),近些年,針對(duì)智能管理的研究越來越廣泛,采用的技術(shù)也越來越多,如基于單片機(jī)開發(fā)的智能監(jiān)控平臺(tái)[1]、在Linux內(nèi)核下的智能儀器開發(fā)[2]、對(duì)智能管理的某一個(gè)方面進(jìn)行研究[3]等。隨著嵌入式核心芯片的高速發(fā)展,傳統(tǒng)嵌
- 關(guān)鍵字: 設(shè)計(jì) 實(shí)現(xiàn) 管理系統(tǒng) 智能 FPGA 嵌入式 基于
基于IP核的FPGA 設(shè)計(jì)方法
- 幾年前設(shè)計(jì)專用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計(jì)工程師的事, 隨著硅的集成度不斷提高,百萬門的ASIC 已不難實(shí)現(xiàn), 系統(tǒng)制造公司的設(shè)計(jì)人員正越來越多地采用ASIC 技術(shù)集成系統(tǒng)級(jí)功能(System L evel In tegrete - SL
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大容量NAND FLASH在ARM嵌入式系統(tǒng)中的設(shè)計(jì)與實(shí)現(xiàn)
- 1 引 言 隨著嵌人式系統(tǒng)在數(shù)碼相機(jī)、數(shù)字?jǐn)z像機(jī)、移動(dòng)電話、mp3音樂播放器等移動(dòng)設(shè)備中越來越廣泛的應(yīng)用 ...
- 關(guān)鍵字: NAND FLASH ARM 嵌入式系統(tǒng)
Altera率先在28nm FPGA上測(cè)試復(fù)數(shù)高性能浮點(diǎn)DSP設(shè)計(jì)
- Altera公司30日宣布,在業(yè)界率先在28 nm FPGA器件上成功測(cè)試了復(fù)數(shù)高性能浮點(diǎn)數(shù)字信號(hào)處理(DSP)設(shè)計(jì)。獨(dú)立技術(shù)分析公司Berkeley設(shè)計(jì)技術(shù)有限公司(BDTI)驗(yàn)證了能夠在Altera Stratix? V和Arria? V 28 nm FPGA開發(fā)套件上簡(jiǎn)單方便的高效實(shí)現(xiàn)Altera浮點(diǎn)DSP設(shè)計(jì)流程,同時(shí)驗(yàn)證了要求較高的浮點(diǎn)DSP應(yīng)用的性能。 Altera的浮點(diǎn)DSP設(shè)計(jì)流程經(jīng)過規(guī)劃,能夠快速適應(yīng)可參數(shù)賦值接口的設(shè)計(jì)更改,其工作環(huán)境包括來自MathWorks
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基于FPGA的短幀Turbo譯碼器的實(shí)現(xiàn)
- 基于FPGA的短幀Turbo譯碼器的實(shí)現(xiàn),Turbo碼雖然具有優(yōu)異的譯碼性能,但是由于其譯碼復(fù)雜度高,譯碼延時(shí)大等問題,嚴(yán)重制約了Turbo碼在高速通信系統(tǒng)中的應(yīng)用。因此,如何設(shè)計(jì)一個(gè)簡(jiǎn)單有效的譯碼器是目前Turbo碼實(shí)用化研究的重點(diǎn)。本文主要介紹了短幀Tur
- 關(guān)鍵字: 實(shí)現(xiàn) Turbo FPGA 基于
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