- 三星電子(Samsung Electronics)在稍早傳出開始量產采用14納米FinFET制程技術的A9芯片，這對于三星來說，在搶佔先進微細制程市場以及與蘋果(Apple)合作關系上，可以說是一箭雙雕。
據ET News報導，三星美國奧斯汀廠傳出已經開始量產采用14納米FinFET技術的蘋果A9。雖然美國奧斯汀廠以及韓國器興廠均擁有FinFET制程的產線，但由于為量產的第一階段，因此先由奧斯汀廠打頭陣。
此外分析指出，由于顧及次世代芯片性能資安以及供應等問題，奧斯汀廠是在蘋果的要求下首先
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三星 FinFET 14納米
- 時間一晃又到了2014年的12月份，在辛苦工作了一年之后，大家都在等待著合家團圓，而IT行業(yè)也在醞釀著新的一年的改變。最新的消息是，AMD公司的“RedTeam”披露了其明年的APU和GPU規(guī)劃，其中最引人注意的，自然是制程工藝的轉變。然而外媒也指出，AMD的16納米FinFET設計在2015年登陸主流市場并無望。
AMD首席技術官MarkPapermaster表示：“我公司的FinFET設計已經起步，但我們并不會是任何前沿技術的首個使用者”。換言
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AMD FinFET SoC
- 臺積電昨(12)日宣布，完成16納米主流制程FinFET+(鰭式場效晶體管強化版)全球首顆網通芯片及手機應用處理器試產，預定本月完成所有可靠性試驗，明年7月正式量產。
這是臺積電拓展先進制程一大里程碑。業(yè)界認為，正值三星再度與臺積電爭奪蘋果下世代A9處理器訂單之際，臺積電16納米FinFET+技術到位后，將進一步拉大與三星差距，對臺積電而言，A9訂單「有如探囊取物」，最快明年夏天開始投產A9芯片。
臺積電昨天不對單一客戶導入16納米制程狀況置評，強調明年底前，估計將完成近60件產品設計定案
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臺積電 FinFET+
- 行動裝置如智慧型手機、平板電腦等應用領域，對于半導體晶片的需求走到超低功耗，制程技術從28奈米制程，到20奈米制程，將于2015年進入第一代3D設計架構的FinFET制程，也就是14/16奈米世代。
臺積電2015年下半即將量產16奈米世代，英特爾、三星電子(Samsung Electronics)、GlobalFoundries將是14奈米制程世代，英特爾早一些量產，之后是三星，GlobalFoundries制程技術將屬于三星陣營。
臺積電因為為大客戶蘋果生產20奈米制程晶片，因此16奈
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16納米 FinFET
- 全球知名的電子設計創(chuàng)新領導者Cadence設計系統(tǒng)公司今日宣布其豐富的IP組合與數字和定制/模擬設計工具可支持臺積電全新的超低功耗(ULP)技術平臺。該ULP平臺涵蓋了提供多種省電方式的多個工藝節(jié)點，以利于最新的移動和消費電子產品的低功耗需求。
為加速臺積電超低功耗平臺的技術發(fā)展，Cadence將包括存儲器、接口及模擬功能的設計IP遷移到此平臺。使用Cadence TensilicaÒ數據平面處理器，客戶可以從超低功耗平臺受益于各種低功耗DSP應用，包括影像、永遠在線的語音、面部識
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Cadence 臺積電 FinFET
- 全球知名的電子設計創(chuàng)新領導者Cadence設計系統(tǒng)公司今日宣布為臺積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。
目前在開發(fā)16 FF+工藝的過程中，Cadence的IP產品組合包括了在開發(fā)先進制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關鍵的內存、存儲和高速互聯標準。IP將在2014年第四季度初通過測試芯片測試。有關IP
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Cadence 臺積電 FinFET
- 全球知名電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司今日宣布，其數字和定制/模擬分析工具已通過臺積電公司16FF+制程的V0.9設計參考手冊(Design Rule Manual，DRM) 與SPICE認證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認證正在進行中，計劃于2014年11月實現。Cadence也和臺積電合作實施了16FF+ 制程定制設計參考流程的多處改進。此外，Cadence也
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Cadence 臺積電 FinFET
- 全球知名電子設計創(chuàng)新領先公司Cadence設計系統(tǒng)公司，今日宣布臺積電采用了Cadence®16納米FinFET單元庫特性分析解決方案。由Cadence和臺積電共同研發(fā)的單元庫分析工具設置已在臺積電網站上線，臺積電客戶可以直接下載。該設置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎，并涵蓋了臺積電標準單元的環(huán)境設置和樣品模板。
利用本地的Spectre API整合方案，Liberate和Spect
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Cadence 臺積電 FinFET
- 鰭式場效電晶體(FinFET)及三維積體電路(3DIC)引爆半導體業(yè)投資熱潮。行動裝置與物聯網(IoT)市場快速成長，不僅加速半導體制程技術創(chuàng)新，晶圓廠、設備廠等業(yè)者亦加足馬力轉往3D架構及FinFET制程邁進，掀動半導體產業(yè)龐大的設備與材料投資風潮。
應用材料集團副總裁暨臺灣區(qū)總裁余定陸表示，3DIC及FinFET制程將持續(xù)引爆半導體業(yè)的投資熱潮，亦促使創(chuàng)新的設備材料陸續(xù)問世。
應用材料(AppliedMaterials)集團副總裁暨臺灣區(qū)總裁余定陸表示，隨著行動裝置的功能推陳出新，及聯
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FinFET 半導體
- 應用材料公司今天宣布全新推出Applied Varian VIISta® 900 3D系統(tǒng)。作為業(yè)內領先的中電流離子注入設備，該系統(tǒng)專為2x納米以下節(jié)點的FinFET和3D NAND制程而開發(fā)，具有超凡的控制能力，可以幫助高性能、高密度的復雜3D器件實現器件性能優(yōu)化，降低可變性，提高良率，是應用材料公司在精密材料工程領域的又一重大突破。
VIISta 900 3D系統(tǒng)能有效提高離子束角度精度和束線形狀準確度，并且還能夠出色的控制離子劑量和均勻性，從而幫助客戶實現制程的可重復性，優(yōu)化器件性
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VIISta 900 3D 2x納米 FinFET
- Needham & Co.半導體設備分析師Edwin Mok 27日針對晶圓代工領域提出了透徹分析，認為相關的半導體設備訂單有望在今(2014)年下半年攀高，但16/14奈米FinFET(鰭式場效電晶體)訂單卻將遞延一季。
barron`s.com報導，Mok發(fā)表研究報告指出，據了解晶圓代工廠格羅方德(GlobalFoundries;GF)正在提高紐約州Malta廠的20奈米制程產能，而三星電子(Samsung)也正在逐漸增加Austin廠的設備，這似乎支持了近來傳出的高通(Qualco
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FinFET 14納米
- 應用材料公司(AppliedMaterials)宣布其全新EnduraVolta化學氣相沈積(CVD)系統(tǒng)加入獨特的鈷金屬后，一舉突破導線技術傳統(tǒng)瓶頸，讓“摩爾定律”持續(xù)向下進展到20納米。此外，應材的EnduraVentura實體氣相沈積(PVD)系統(tǒng)不但成功協(xié)助客戶降低成本，更可制造出體積更小、耗能更低、性能更高的整合型3D芯片。
在強大技術創(chuàng)新突破的支持下，應用材料公司在營運方面也頗有斬獲。應用材料公司臺灣區(qū)總裁余定陸表示，拜半導體事業(yè)的蓬勃發(fā)展與應用材料公司不
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應用材料 FinFET
- 在歷史上，半導體產業(yè)的成長仰賴制程節(jié)點每一次微縮所帶來的電晶體成本下降;但下一代晶片恐怕不會再伴隨著成本下降，這將會是半導體產業(yè)近20~30年來面臨的最嚴重挑戰(zhàn)。
具體來說，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點，難以維持高參數良率(parametric yields)以及低
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FinFET 半導體
- 在歷史上，半導體產業(yè)的成長仰賴制程節(jié)點每一次微縮所帶來的電晶體成本下降;但下一代晶片恐怕不會再伴隨著成本下降，這將會是半導體產業(yè)近20~30年來面臨的最嚴重挑戰(zhàn)。
具體來說，新一代的20奈米塊狀高介電金屬閘極(bulk high-K metal gate，HKMG) CMOS制程，與16/14奈米 FinFET 將催生更小的電晶體，不過每個邏輯閘的成本也將高出目前的28奈米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點，難以維持高參數良率(parametric yields)以
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FinFET 半導體
- 重點： ·?認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進技術 ·?雙方共同的客戶可通過它與Cadence?Virtuoso及Encounter平臺的無縫集成進行版圖設計和驗證版圖 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過了GLOBALFOUNDRIES的認證，可用于65納米
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Cadence FinFET Virtuoso Encounte
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