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為FPGA軟處理器選擇操作系統(tǒng)

- 為FPGA軟處理器選擇操作系統(tǒng),在本文中,我們研究了選擇嵌入式操作系統(tǒng)的各種方案,并且針對(duì)嵌入式和實(shí)時(shí)操作系統(tǒng),討論一些選擇標(biāo)準(zhǔn),并強(qiáng)調(diào)由可編程邏輯解決方案引入的設(shè)計(jì)折衷。闡述了一個(gè)典型實(shí)例,這里我們以在萊迪思半導(dǎo)體公司的FPGA 上運(yùn)行
- 關(guān)鍵字: 操作系統(tǒng) 選擇 處理器 FPGA
基于DSP的電能質(zhì)量在線監(jiān)測設(shè)備在電網(wǎng)中的應(yīng)用
- 基于DSP的電能質(zhì)量在線監(jiān)測設(shè)備在電網(wǎng)中的應(yīng)用,電能質(zhì)量在線監(jiān)測設(shè)備是電網(wǎng)電能質(zhì)量監(jiān)督檢測網(wǎng)絡(luò)最基本也是最主要的設(shè)備,目前市場上銷售和使用的國內(nèi)外生產(chǎn)的電能質(zhì)量部分指標(biāo)(如諧波、不平衡度等)的監(jiān)測設(shè)備,大都不能完全適應(yīng)我國電網(wǎng)電能質(zhì)量監(jiān)督管理的實(shí)際需
- 關(guān)鍵字: 設(shè)備 電網(wǎng) 應(yīng)用 監(jiān)測 在線 DSP 電能 質(zhì)量 基于
基于DSP的抖動(dòng)測量的方案
- 引言 抖動(dòng)(jitter)會(huì)使數(shù)字電路的傳輸性能惡化,由于信號(hào)上升沿或是下降沿在時(shí)間軸上的正確位置被取代,在數(shù)據(jù)再生的時(shí)候,數(shù)據(jù)比特流中就會(huì)引入錯(cuò)誤。在合并了緩沖存儲(chǔ)器和相位比較器的數(shù)字儀表中,由于數(shù)
- 關(guān)鍵字: DSP 抖動(dòng)測量 方案
基于CPLD/FPGA的半整數(shù)分頻器的設(shè)計(jì)實(shí)例
- 1引言CPLD(ComplexprogrammableLogicDevice,復(fù)雜可編程邏輯器件)和FPGA(FieldprogrammableGatesArray...
- 關(guān)鍵字: CPLD FPGA 半整數(shù)分頻器
現(xiàn)場可編程門陣列(FPGA)設(shè)計(jì)
- 隨著器件規(guī)模、功能以及可靠性的不斷提高,FPGA在現(xiàn)代數(shù)字系統(tǒng)中的應(yīng)用日漸廣泛。采用FPGA設(shè)計(jì)數(shù)字電路已經(jīng)成為數(shù)字電路系統(tǒng)領(lǐng)域的主要設(shè)計(jì)方式之一。 FPGA設(shè)計(jì)是指使用相應(yīng)的EDA開發(fā)軟件對(duì)FPGA器件進(jìn)行開發(fā)的過程
- 關(guān)鍵字: FPGA 現(xiàn)場可編程 門陣列
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