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采用CPLD的片內(nèi)環(huán)形振蕩器的方案設(shè)計

- 采用CPLD的片內(nèi)環(huán)形振蕩器的方案設(shè)計,本文介紹一種通用的基于CPLD的片內(nèi)振蕩器設(shè)計方法,它基于環(huán)形振蕩器原理,只占用片上普通邏輯資源(LE),無需使用專用邏輯資源(如MaxII中的UFM),從而提高了芯片的資源利用率;振蕩頻率可在一定范圍內(nèi)調(diào)整,振蕩輸出
- 關(guān)鍵字: 方案設(shè)計 振蕩器 內(nèi)環(huán) CPLD 采用
一種基于CPLD的16位VFC式AD轉(zhuǎn)換器設(shè)計
- 隨著科技的飛速發(fā)展、高分辨率的數(shù)?;旌想娐返膽?yīng)用不斷深入,電路設(shè)計日趨復(fù)雜,精度越來越高,所以高精度AD轉(zhuǎn)換電路的設(shè)計就成了儀器儀表及各種測量控制系統(tǒng)的難點。本系統(tǒng)來源于儀器儀表的溫控系統(tǒng)設(shè)計,采用高精
- 關(guān)鍵字: CPLD VFC AD轉(zhuǎn)換器
基于FPGA的高精度時間數(shù)字轉(zhuǎn)換電路設(shè)計
- 摘要:本文介紹一種基于 FPGA高精度時間數(shù)字轉(zhuǎn)換電路的設(shè)計方法,利用片內(nèi)鎖相環(huán)(PLL)和環(huán)形移位寄存器,采用不高的系統(tǒng)時鐘便可得到很高的時間分辨率,且占用較少邏輯資源。可作為功能電路獨立使用,也可作為 IP核
- 關(guān)鍵字: FPGA 高精度 電路設(shè)計 數(shù)字轉(zhuǎn)換
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