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基于FPGA的三相正弦DDS電路的設(shè)計(jì)與實(shí)現(xiàn)

  • 1. 引言直接數(shù)字頻率合成器(DDS)技術(shù)，是根據(jù)相位的概念出發(fā)直接合成所需的波形的一種 新的頻率合成原理,是一種把一系列數(shù)字形式的信號通過DAC轉(zhuǎn)換成模
  • 關(guān)鍵字： 控制  FPGA  

基于Xilinx Zynq SoC的解決方案

  • 在移動(dòng)互聯(lián)、智能終端的高速發(fā)展和普及下，網(wǎng)絡(luò)熱點(diǎn)和盲點(diǎn)急需靈活的方案來完善覆蓋。 由于基站選址和工程施工難度越來越大，施工成本越來越高，基站設(shè)
  • 關(guān)鍵字： FPGA  控制  

基于Nios軟CPU內(nèi)核的FPGA非線性校正方案

  • 1. 引言O(shè)FDM能有效抑制多徑信道引起的深度衰落、抵抗脈沖噪聲和具有較高的頻譜效率的特點(diǎn)。但是OFDM的傳輸符號是多載波的QAM信號經(jīng)過IFFT處理后得到的
  • 關(guān)鍵字： 射頻  FPGA  

基于FPGA的簡易電壓表設(shè)計(jì)

  • 　　傳統(tǒng)的數(shù)字電壓表設(shè)計(jì)通常以大規(guī)模ASIC(專用集成電路)為核心器件，并輔以少量中規(guī)模集成電路及顯示器件構(gòu)成。這種電壓表的設(shè)計(jì)簡單、精確度高，但是由于采用了ASIC器件使得它欠缺靈活性，其系統(tǒng)功能固定，難以更新擴(kuò)展。而應(yīng)用FPGA設(shè)計(jì)的電壓表，采用FPGA芯片控制通用A/D轉(zhuǎn)換器，可使速度、靈活性大大優(yōu)于通用數(shù)字電壓表。、　　本文采用STEP-MAX10M08核心板和STEP Base Board V3.0底板來完成簡易電壓表設(shè)計(jì)，我們將設(shè)計(jì)拆分成三個(gè)功能模塊實(shí)現(xiàn)：　　ADC081S101_driver
  • 關(guān)鍵字： FPGA  ASIC  

基于FPGA的嵌入式視覺的應(yīng)用

  • 什么樣的積極創(chuàng)新可以幫助您設(shè)計(jì)出這樣一個(gè)系統(tǒng)mdash;mdash;它能夠提醒用戶有兒童在游泳池中溺水，或是有入侵者試圖闖入住宅或者辦公場所?這種技術(shù)還
  • 關(guān)鍵字： 嵌入式  FPGA  

加快設(shè)計(jì)流程的兩種嵌入式系統(tǒng)開發(fā)方案的設(shè)計(jì)

  • 在日益信息化的現(xiàn)代社會中，計(jì)算機(jī)和網(wǎng)絡(luò)的應(yīng)用已經(jīng)全面滲透到日常生活中，各種應(yīng)用嵌入式系統(tǒng)的電子產(chǎn)品也隨處可見，計(jì)算機(jī)的應(yīng)用經(jīng)過桌面PC系統(tǒng)的空
  • 關(guān)鍵字： 嵌入式  FPGA  

采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實(shí)現(xiàn)創(chuàng)新設(shè)計(jì)

  • 人們對寬帶服務(wù)的帶寬要求越來越高，促使芯片供應(yīng)商使用更多的高速串行收發(fā)器。因此，下一代應(yīng)用采用了多種數(shù)據(jù)速率，從幾Mbps 到數(shù)百Gbps，在一種
  • 關(guān)鍵字： FPGA  ASIC  40  nm  

基4-FPGA的大動(dòng)態(tài)范圍數(shù)字AGC的實(shí)現(xiàn)

  • 1 引言在數(shù)字中頻接收機(jī)中，把A／D轉(zhuǎn)換提前到中頻部分，為保證A／D轉(zhuǎn)換的動(dòng)態(tài)范圍和系統(tǒng)帶寬，要求低噪聲放大器和自動(dòng)增益控制AGC(Automatic Ga
  • 關(guān)鍵字： FPGA  AGC  動(dòng)態(tài)范圍  數(shù)字  

基于FPGA的正交數(shù)字混頻器中數(shù)控振蕩器的設(shè)計(jì)與實(shí)現(xiàn)

  • 要CORDIC(COordination Rotation DIgital Computer)算法實(shí)現(xiàn)正交數(shù)字混頻器中的數(shù)控振蕩器的方法。首先推導(dǎo)了算法產(chǎn)生正余弦信號的實(shí)現(xiàn)過程,然后給出了
  • 關(guān)鍵字： FPGA  正交數(shù)字  混頻器  數(shù)控振蕩器  

積分梳狀濾波器的FPGA實(shí)現(xiàn)

  • 本文提出了多級CIC抽取濾波器結(jié)構(gòu)不僅能夠?qū)崿F(xiàn)更寬輸入信號的任意速率的抽取，并且對帶外信號的衰減也更大。
  • 關(guān)鍵字： FPGA  積分  梳狀濾波器  

FPGA工作原理與簡介

  • 　　FPGA工作原理與簡介　　如前所述，F(xiàn)PGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。　　由于FPGA需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級FPGA采用Flash或者熔絲與反熔
  • 關(guān)鍵字： FPGA  Xilinx  Altera  

常用FPGA/CPLD四種設(shè)計(jì)技巧

  • 常用FPGA/CPLD四種設(shè)計(jì)技巧,FPGA/CPLD的設(shè)計(jì)思想與技巧是一個(gè)非常大的話題，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日
  • 關(guān)鍵字： FPGA  CPLD  設(shè)計(jì)技巧  

FPGA/EPLD的自上而下設(shè)計(jì)方法

  • FPGA/EPLD的自上而下設(shè)計(jì)方法,FPGA/EPLD的自上而下(Top-Down)設(shè)計(jì)方法：　　傳統(tǒng)的設(shè)計(jì)手段是采用原理圖輸入的方式進(jìn)行的，如圖1所示。通過調(diào)用FPGA/EPLD廠商所提供的相應(yīng)物理元件庫，在電路原理圖中繪制所設(shè)計(jì)的系統(tǒng)，然后通過網(wǎng)表轉(zhuǎn)換產(chǎn)生某一特
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不斷演進(jìn)的無源光網(wǎng)絡(luò)(PON)需要FPGA設(shè)計(jì)的靈活性支持

  • FPGA技術(shù)、低成本光學(xué)器件以及無源架構(gòu)都為無源光網(wǎng)絡(luò)(PON)以及這些網(wǎng)絡(luò)的演進(jìn)做出了巨大貢獻(xiàn)。系統(tǒng)級OEM廠商不斷發(fā)現(xiàn)，F(xiàn)PGA能夠提供技術(shù)性設(shè)計(jì)和經(jīng)濟(jì)
  • 關(guān)鍵字： FPGA  PON  無源光網(wǎng)絡(luò)  

是什么讓我成為一個(gè)厲害的工程師？

  • 　　傳說中有一對美麗的紅舞鞋，穿上它，你將舞出最美麗的舞步……　　正式從事電子硬件設(shè)計(jì)工作有十幾年時(shí)光了，回憶起剛接觸電子，感觸很多……雖然經(jīng)歷了很多酸甜苦辣，但也給我的生活增添了很多色彩……　　第一次真正意義上的接觸電子應(yīng)當(dāng)算是高中的時(shí)候。當(dāng)時(shí)很喜歡學(xué)校圖書館里的一份雜志，雜志名字不記得了，只記得雜志里有兩頁是關(guān)于電子制作的，當(dāng)時(shí)那兩頁一直是我的最愛……慢慢的積累了一些電子方面的知識，也逐漸有了自己要做一塊電路板的想法……　　那時(shí)我對電子的感情用“癡迷”兩個(gè)字來形容絕不為過――因這家境不好，我每月只有不
  • 關(guān)鍵字： ARM  FPGA  
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