優(yōu)化高分辨率DAC的DC測量

　　在討論一種具有22 bit線性度和存在1.4 V最低有效位噪聲的24 bit數(shù)模轉(zhuǎn)換器（DAC）的時候，一位同事問到，“測試時應(yīng)該如何測量微伏（V）級的電壓？”測量高分辨率直流（DC）電壓是很復(fù)雜的。在測試過程中，時間就是金錢，所以這為快速、精確地完成測量提出了一項持久的挑戰(zhàn)。

　　傳統(tǒng)的最優(yōu)化方法采用精密放大器電路和越來越快的測量器件。這些仍然是必需的，但是要想在最短的時間內(nèi)完成最優(yōu)的測量是不夠的。建立時間和信號噪聲之間的反比關(guān)系取決于驅(qū)動待測器件（DUT）電路的有效噪聲帶寬。DUT和測量儀器決定了這個系統(tǒng)，從而把建立時間和寬帶噪聲不可分割地聯(lián)系在一起。


圖1 同步鎖相系統(tǒng)的主要組成部分


圖2  Belden 1694A的頻率響應(yīng)

　　如果該電路帶寬為零，那么其噪聲也應(yīng)為零，我們僅僅用一個樣本就能進(jìn)行測量。遺憾的是，這樣的電路就永遠(yuǎn)不能達(dá)到穩(wěn)定，那么我們也會得到100%的DC誤差。因此過窄的帶寬會造成很長的測量時間。

　　如果該電路的帶寬為無限大，那么建立時間就應(yīng)為零。遺憾的是，寬帶噪聲也為無限大，我們永遠(yuǎn)無法獲得足夠精度的測量。因此，快速放大器實際上會加快測量高分辨率電壓所需的時間。

　　下面我們來探討一下這種關(guān)系。

　　建立時間

　　在測試過程中，在一個階躍電壓作用之后 DUT輸出必需在預(yù)定的誤差帶內(nèi)達(dá)到穩(wěn)定。假設(shè)一個單極點階躍響應(yīng)，建立時間直接取決于帶寬：

　　其中：

　　Ts：建立時間

　　P：建立百分比

　　BW：3 dB帶寬

　　寬帶噪聲

　　每種電壓測量都會從DUT、放大器和電阻器引入寬帶噪聲。放大器存在電壓噪聲和電流噪聲，電阻器存在約翰遜噪聲（又稱熱噪聲）。寬帶噪聲規(guī)定以Vrms/?Hz為單位來表示：

　　以電壓有效值（Vrms）為單位，并且假設(shè)服從高斯分布，其中

　　En ：以Vrms/?Hz為單位的噪聲

　　Etot：以Vrms為單位的總噪聲

　　BWe：有效噪聲帶寬

　　因為濾波器的滾降系數(shù)不是無限陡峭的，噪聲在－3 dB截止帶寬外的影響就變小了。有效噪聲帶寬就是指這個區(qū)域內(nèi)的噪聲。單主極點的有效噪聲帶寬等于其－3 dB帶寬的p/2倍。

　　允許測量誤差

　　對于給定的寬帶噪聲和有效噪聲帶寬，允許測量誤差決定了所需的樣本數(shù)量?；镜慕y(tǒng)計給出對給定總噪聲平均達(dá)到98%置信度所需的樣本數(shù)量。平均值的這種變化表示對單個DC電壓測量的可重復(fù)性。

　　其中：

　　Ve ：允許測量誤差，以V為單位 

　　C：Student T檢驗（對于98％置信度的平均值為1.6）

　　N：樣本數(shù)量

　　Tm：采集一個樣本的時間，以為秒（s）單位

　　Tmeas ：測量時間，以為s單位

　　BWn：有效噪聲帶寬

　　建立時間與測量時間

　　圖1通過曲線示出了當(dāng)建立時間和測量時間相等時呈現(xiàn)出的最優(yōu)時序，并且給出了單極點條件的理想帶寬。

　　Time（S） ＝ 時間（s）

　　Effective Analog Bandwidth ＝ 有效模擬帶寬

　　Sampling = 采樣時間

　　Settling ＝ 建立時間

　　Total Time ＝ 總時間

　　圖1的例子示出了在噪聲帶寬為40 nV/肏z和測量誤差為1 V條件下的建立時間必須達(dá)到1 ppm。每個樣本需要2 s。如圖所示，最佳的帶寬介于10 kHz～20 kHz之間。

　　令Tmeas等于Ts，我們就可以從數(shù)字上得到最優(yōu)的帶寬：

　　采用上述公式，本例的最佳帶寬為13.07 kHz。樣本數(shù)量為85。達(dá)到1 ppm的建立時間為168 s。根據(jù)定義，總測量時間是建立時間的兩倍，為336 s。


圖3  HD-SDI信號通過同軸電纜后眼圖變化


圖4  經(jīng)過均衡處理后的輸出信號


圖5  電纜均衡器LMH0044的典型應(yīng)用電路圖

　　其它考慮

　　進(jìn)行高分辨率測量的問題相當(dāng)多，這里的討論絕對沒有涵蓋全部。下面的幾點考慮在解決總體問題時很重要：

　　1) 測量設(shè)備的建立時間：如果測量電路中的某個元件存在建立時間問題，那么會把它加至總測量時間上。轉(zhuǎn)換速率的限制是一個很常見的原因。所以任何時候都要采用小信號建立時間進(jìn)行計算。介質(zhì)吸收會造成特別不利的影響，所以要謹(jǐn)慎地選擇濾波器電容。

　　2) 設(shè)置目標(biāo)：設(shè)置目標(biāo)很容易設(shè)置為很小的值，例如0.0001%，結(jié)果會顯著增加測量時間。因為設(shè)置目標(biāo)會對階躍電壓起作用，所以當(dāng)階躍電壓為測量動態(tài)范圍的分?jǐn)?shù)倍時，應(yīng)采用較大的目標(biāo)值。針對不同的測量過程單獨地設(shè)定帶寬是有必要的。

　　3) 設(shè)置誤差電壓：上述原則同樣也適用于設(shè)置允許誤差電壓。通常會對所有的測量設(shè)置太小值。統(tǒng)計結(jié)果表明，如果采用1.6的Student T檢驗，在測量中所見的偏差應(yīng)該在所需要時間誤差的98%以內(nèi)。

　　4) 基準(zhǔn)電壓源：基準(zhǔn)電壓源可能會引入噪聲，包括寬帶噪聲和1/ f噪聲。在DAC情況下，噪聲可能依賴于具體的數(shù)碼。

　　5) 測量帶寬噪聲：采用一種高質(zhì)量的頻譜分析儀直接測量電路的寬帶噪聲。對于典型的電路中給定的多個噪聲源，在紙上進(jìn)行精確的計算是很冗長乏味的，而且很容易出錯。

　　6) 測量精度和分辨率：假設(shè)測量設(shè)備的精度和分辨率比實際測量中的允許誤差小得多。一般地，測試工程操作要求測量設(shè)備的分辨率要比允許誤差高一個數(shù)量級。

　　7) 放大器：在信號鏈路中采用低噪聲的運(yùn)算放大器。保證低電阻值是一種很好的思想，但是也不能太低以至于引起放大器的電流驅(qū)動和散熱等問題。 


圖6  同步鎖相系統(tǒng)中的主要組件


圖7  LMH1981同步分離器與PLL產(chǎn)生像素時鐘的框圖

　　結(jié)語

　　測試成本要求對傳統(tǒng)的低速、高分辨率測量進(jìn)行優(yōu)化。這種方法允許我們縮短測量時間并節(jié)約資金。它還可做為測試設(shè)計的一級近似。在設(shè)計周期的早期是讓開發(fā)團(tuán)隊了解測試經(jīng)費是否很高的最佳時機(jī)，例如，18 bit DAC的全部代碼測試。半導(dǎo)體工業(yè)正處于產(chǎn)生20 bit DC電路的關(guān)鍵時刻。未來的挑戰(zhàn)需要高素質(zhì)的測試工程師。