基于DDS驅(qū)動(dòng)PLL結(jié)構(gòu)的寬帶頻率合成器設(shè)計(jì)

　　結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點(diǎn)，研制并設(shè)計(jì)了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分 辨率、低雜散、寬頻段頻率合成器，并對(duì)該頻率合成器進(jìn)行了分析和仿真，從仿真和測(cè)試結(jié)果看，該頻率合成器達(dá)到了設(shè)計(jì)目標(biāo)。該頻率合成器的輸出頻率范圍為 594～999 MHz，頻率步進(jìn)為5 Hz，相位噪聲為-91dBc。

　　DDS的參考信號(hào)由晶振產(chǎn)生，其頻率為fref。DDS輸出的信號(hào)頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環(huán)(PLL)的參考信號(hào)由 DDS的輸出信號(hào)驅(qū)動(dòng)。VCO的輸出頻率由PLL芯片的電荷泵(CP)輸出，并通過(guò)低通濾波器(LPF)后控制。頻率合成器的輸出信號(hào)為VCO的輸出信 號(hào)。該頻率合成器通過(guò)單片機(jī)提供控制信號(hào)，以改變DDS中FTW和PLL的分頻比。

　　VCO輸出信號(hào)頻率與DDS輸出信號(hào)頻率間的關(guān)系為：

　　而DDS的輸出頻率由頻率控制字K控制，且有：

　　式中：M是DDS的相位累加器的位數(shù);fref是DDS的內(nèi)部時(shí)鐘。這樣，式(1)可以寫(xiě)成：

　　在圖1所示的結(jié)構(gòu)中，由于DDS模塊具有較高的頻率分辨率，所以從式(3)可以看出，理論上輸出信號(hào)具有比傳統(tǒng)結(jié)構(gòu)更高的頻率分辨率。設(shè)計(jì)中晶振頻率為 400 MHz，PLL分頻比為27。由式(3)計(jì)算可知，該頻率源可以實(shí)現(xiàn)5 Hz的頻率分辨率。其中DDS的輸出頻率為22～37 MHz，所以系統(tǒng)輸出頻率范圍為594～999 MHz，達(dá)到了設(shè)計(jì)要求。

　　l.2 電路實(shí)現(xiàn)

　　對(duì)于DDS模塊，采用了AD9954芯片產(chǎn)生低頻參考信號(hào)。AD9954是ADI公司最新的AgiIeRF合成器，具有32位的頻率控制字。在400 MHz的時(shí)鐘頻率下，輸出頻率分辨率可以達(dá)到約4.7×10-5Hz，具有14位可編程移相單元。芯片采用了先進(jìn)的：DDS技術(shù)，內(nèi)部集成14位的高性能 DAC。該DAC具備優(yōu)秀的動(dòng)態(tài)性能，相位噪聲優(yōu)于-120 dBc/

　　PLL模塊在該設(shè)計(jì)結(jié)構(gòu)中尤為重要。在此采用ADF4113鎖相環(huán)芯片。ADI公司研制的數(shù)字鎖相頻率合成器ADF4113，最高工作頻率可達(dá)4 GHz，主要應(yīng)用于無(wú)線射頻領(lǐng)域，用以構(gòu)成數(shù)字鎖相環(huán)，鎖定某一頻率。該電路內(nèi)部資源主要包括可編程的模分頻 器：8/9，16/17，3z/33，64/65;可編程的14位參考頻率分頻器;可編程的射頻信號(hào)分頻器;3線串行總線接口;模擬和數(shù)字的鎖定狀態(tài)檢測(cè) 功能。該芯片的最高鑒相頻率達(dá)到55 MHz，芯片的底噪為-171 dBc/