基于FPGA的圖像傳感器驅動設計

　　汽車在給人們生活帶來便利的同時也帶來了交通事故。其中超速行駛是造成交通事故的重要隱患之一。據(jù)研究表明，目前針對車輛超速行駛情況的道路抓拍系統(tǒng)中所使用的圖像傳感器大多為小面陣器件，普遍為100萬～200萬像素,從而導致抓拍圖像的像素比較低、能夠同時抓拍的車道數(shù)較少等等問題。面對這一系列問題，大面陣的圖像傳感器便逐漸成了人們關注的熱點。在設計過程中，分析了具有500萬像素的CMOS圖像傳感器MT9P401的工作模式,選用QuartusⅡ做為開發(fā)工具，使用Verilog HDL語言對驅動電路設計方案進行了硬件描述，并對所設計的驅動時序進行仿真和驗證。

　　1 MT9P401圖像傳感器介紹

　　1.1 主要特點

　　MT9P401是Micron公司的一款具有500萬像素的CMOS圖像傳感器。該芯片的主要特點有：圖像分辨率為2 592 H×1 944 V，像元尺寸為5.7 mm×4.28 mm，最大傳輸速率為96 Mb/s，相應的采樣速率為14 f/s，動態(tài)范圍為70.1 dB。

　　MT9P401圖像傳感器將像素矩陣、串行接口、陣列控制器、A/D轉換電路等集成在一起。當MT9P401的像素矩陣受到光照時，由于光電效應使光信號轉變?yōu)殡娦盘?，由此產生的模擬信號傳送至內部A/D轉換器，輸出相應的數(shù)字信號?？刂葡袼鼐仃嚨男盘栍删仃嚳刂破鳟a生，矩陣控制器通過串行接口操作。

　　1.2 電子曝光方式

　　MT9P401圖像傳感器有兩種電子曝光方式，分別對應兩種不同的快門模式。

　　(1)電子卷簾快門(Electronic Rolling Shutter)：對任一像素，在曝光開始時將其清零，等待曝光時間過后，將信號值讀出。數(shù)據(jù)的讀出是串行的，所以清零、曝光、讀出也只能逐行順序進行，通常是從上至下，和機械的焦平面快門非常像。此曝光方式的特點是每個像素曝光時長相同，但曝光時間點不同。

　　(2)全局快門(Global Shutter/Snapshot Shutter)：每個像素點增加了采樣保持單元，在指定時間內對數(shù)據(jù)進行采樣，然后順序讀出，這樣雖然后讀出的像素仍然進行曝光，但存儲在采樣保持單元中的數(shù)據(jù)卻并未改變。因圖像的積分時間相等，所以每個像素點在同一瞬間曝光。此曝光方式的特點是能同時復位所有像素，但曝光時長不同，可用機械快門實現(xiàn)同時結束曝光。

　　1.3 像素數(shù)據(jù)讀出時序分析

　　MT9P401圖像傳感器共有256個內部寄存器，內部寄存器的設置決定了MT9P401的工作狀態(tài)。MT9P401與外部控制器的通信依靠I2C總線[1]，在I2C總線協(xié)議下輸出每一幀圖像數(shù)據(jù)。默認情況下，MT9P401的像素時鐘與外部輸入時鐘同步，MT9P401一幀圖像的像素包括1 944行和2 592列，每經過一個像素時鐘周期，都有一個12 bit的像素數(shù)據(jù)通過數(shù)據(jù)輸出引腳輸出，幀有效信號(Frame_Valid)的周期為70 ms，行有效信號(Line_Valid)的周期為35 μs。當幀有效信號(Frame_Valid)和行有效信號(Line_Valid)均為高電平時，輸出像素數(shù)據(jù)。當幀有效信號(Frame_Valid)為低電平時，出現(xiàn)垂直消隱。當行有效信號(Line_Valid)為低電平時，出現(xiàn)水平消隱。

　　2 電路設計

　　2.1 電路硬件設計

　　電路硬件由電源模塊、時鐘模塊、CMOS圖像傳感器與FPGA通信模塊構成。

　　(1)電源模塊

　　CMOS圖像傳感器部分按照MT9P401數(shù)據(jù)手冊上的要求應提供5種電源，分別為：+1.8 V的數(shù)字電源VDD、+2.8 V的IO口驅動電源VDDIO、+2.8 V的模擬電源VAA、+2.8 V的成像核心電源VDDPIX、+2.8 V的鎖相環(huán)電源VDDPLL。FPGA部分按照EP2C8T144C8數(shù)據(jù)手冊要求提供3種電源，分別為+1.2 V的數(shù)字電源VDD、+3.3 V的IO口驅動電源VDDIO、+1.2 V的模擬電源VAA。

　　由于CMOS圖像傳感器的供電電源需要有較高的紋波抑制和噪聲，同時輸出壓降要低，結合設計低成本、低功耗等因素，在電源部分選擇TI公司的單端輸出LDO[2](TPS77001、TPS79003)作為供電模塊。LDO的工作原理是通過負反饋調整輸出電流使輸出電壓保持不變。LDO是一個降壓型的DC/DC轉換器，因此Vin>Vout，它的工作效率可以用式(1)表示：

　　LDO的工作效率一般在60%～75%之間，產生的靜態(tài)電流較小。

　　(2)時鐘模塊

　　時鐘是整個電路中最重要、最特殊的信號，電路中各器件的動作基本在時鐘的跳變沿上進行，這就對系統(tǒng)時鐘信號的時延差要求非常小，否則容易造成時序邏輯狀態(tài)的錯誤。因而在電路設計中保持時鐘信號的穩(wěn)定性有著非常重要的意義。在本設計中，FPGA的控制時鐘由外部50 MHz的有源晶振提供。為了防止振蕩器干擾電源，在有源晶振旁加上104去耦電容。CMOS圖像傳感器的外部輸入時鐘EXTCLK需要100 MHz，其由FPGA中的PLL[3]倍頻得到。

　　(3)CMOS圖像傳感器與FPGA通信模塊

　　MT9P401圖像傳感器的內部寄存器決定了圖像傳感器的工作狀態(tài)，在圖像傳感器復位后，需要對這些內部寄存器進行配置，從而需要選用合理的外部控制器對其內部寄存器進行相關讀寫操作。本設計選用Altera公司生產的EP2C8T144C8作為MT9P401圖像傳感器的外部控制器，其有足夠的邏輯容量、PLL和I/O數(shù)量。通過EP2C8T144C8對MT9P401的內部寄存器進行設置，配置方式采用串行模式，通信協(xié)議采用I2C總線傳輸協(xié)議，從而驅動出MT9P401的幀有效信號(Frame_Valid)和行有效信號(Line_Valid)。

　　除此之外，考慮到數(shù)字系統(tǒng)設計中的信號完整性(Signal Integrity，SI)、電源完整性(Power Integrity，PI)和電磁完整性(Electromagnetic Integrity,EMI)，在PCB板布線過程中盡量避免過孔，采用差分對設計走線，增加PCB電源/地平面的層數(shù)，等等，使設計整體的性能達到最優(yōu)狀態(tài)。