基于FPGA與DSP的高速通信接口設(shè)計與實現(xiàn)

(2) 控制部分：由令牌轉(zhuǎn)換模塊和控制模塊組成，是整個設(shè)計的核心部分，完成對各部分的控制和與FPGA內(nèi)部進(jìn)行通信(通過CTL一組信號)。TS101的鏈路口通信握手是靠兩根時鐘信號驗證令牌指令完成，即當(dāng)發(fā)送端驅(qū)動原本為高的LxCLKOUT信號為低電平，以此作為令牌請求向接收端發(fā)出。如果接收端準(zhǔn)備好接收，則接收端驅(qū)動LxCLKIN為高；如果令牌發(fā)出6個時鐘周期后，LxCLKIN信號仍然為高，則肩動數(shù)據(jù)傳輸(以上時鐘信號都以發(fā)送端視角分析)。本設(shè)計中，令牌轉(zhuǎn)換模塊負(fù)責(zé)驗證令牌和發(fā)送令牌。這里要注意，由于用來驗證令牌低電平個數(shù)的時鐘信號(PLL_32ns)是由FPGA時鐘信號(CLK)通過鎖相環(huán)倍頻得到，與DSP鏈路口時鐘異步，故驗證令牌時，當(dāng)計數(shù)器計到5個低電平時即可認(rèn)為已達(dá)成通信握手，否則可能會丟失數(shù)據(jù)。達(dá)成握手后通知控制模塊向接收或發(fā)送緩存輸出控制信號，其中接收控制信號包括寫緩存時鐘和寫使能。發(fā)送控制信號包括讀緩存時鐘、讀使能和DSP中斷信號(DSP_IRQ)，其中寫緩存時鐘通過對鏈路口時鐘分頻得到，讀緩存時鐘由鎖相環(huán)倍頻FPGA工作時鐘得到。

(3) 發(fā)送部分：與接收部分類似，也南編碼和緩存兩部分組成，相應(yīng)的設(shè)計基本相同，這里不作過多介紹。由于DSP鏈路口每次傳輸數(shù)據(jù)個數(shù)的最小單位是4個32位字，即8個鏈路時鐘周期，所以發(fā)送時鐘廊該每8個時鐘周期一組，以湊夠128bit，避免傳輸錯誤，其中多余無效的數(shù)據(jù)DSP可以自行舍去。發(fā)送部分采用DSP外部中斷方式而不是鏈路口中斷方式通知DSP接收數(shù)據(jù)。

TS101的鏈路口通信協(xié)議要求鏈路口接收端在傳輸啟動一個周期后，將其LxCLKOUT拉低，若可以繼續(xù)接收，在下一個周期再將其拉高，以此作為連接測試。實際運(yùn)行中發(fā)現(xiàn)，當(dāng)FPGA接收數(shù)據(jù)時，可將LxCLKOUT信號一直驅(qū)動為高，不必做特殊的連接測試也能正確接收數(shù)據(jù)。另外，發(fā)送鏈路口數(shù)據(jù)時，由于發(fā)送緩存中已經(jīng)對應(yīng)仔好了要發(fā)送的8bit數(shù)據(jù)，故可以使用對FPGA時鐘信號(CLK)倍頻得到的PLL_16ns信號來讀發(fā)送緩存，讀出的數(shù)據(jù)即鏈路口發(fā)送數(shù)據(jù)，再對PLL_16ns信號的下降沿分頻得到鏈路口的發(fā)送時鐘信號。

限于篇幅，本文只給出FPCA接收TS101數(shù)據(jù)的時序圖，如圖3所示。LxCLKIN、LxDAT[7..0]是DSP的鏈路口輸出時鐘和數(shù)據(jù)，LxCLKOUT是FPGA的回饋準(zhǔn)備好信號。仿真中鏈路口數(shù)據(jù)采用1F～3E(十六進(jìn)制)的32個8bit數(shù)據(jù)，即從2221201F到3E3D3C3B的8個32bit數(shù)據(jù)；PLL_32ns信號是FPGA內(nèi)部鎖相環(huán)產(chǎn)生的與DSP鏈路口時鐘異步的32ns時鐘信號，用來校驗令牌指令；W_FIFO_EN信號足寫緩存使能信號，當(dāng)令牌驗證后使能接收緩存；DSP_DAT信號是DSP通過鏈路門傳輸?shù)?2bit數(shù)據(jù)，通過對鏈路口數(shù)據(jù)的編碼得到；W_BUF_CLK信號由鏈路口時鐘分頻處理得到，將上升沿對應(yīng)的32bit DSP數(shù)據(jù)寫入接收緩存，完成接收過程。

2.3 基于FPGA的TS201鏈路口設(shè)計

圖4給出了FPGA與TS201進(jìn)行鏈路口通信的設(shè)計框圖。由于TS201的握手信號較多，所以相對TS101的鏈路口設(shè)計容易些。本設(shè)計FPGA時鐘50MHz，TS101核時鐘500MHz，鏈路口時鐘為DSP核時鐘的4分頻，采用4bit方式，單向?qū)嶋H數(shù)據(jù)傳輸速率為125MBps。

TS201的鏈路口數(shù)據(jù)和時鐘采LVDS信號，具有速率高、功耗低、噪聲小的優(yōu)點(diǎn)。Cyclone系列芯片不僅支持LVDS信號，還集成了LVDS轉(zhuǎn)換模塊，這給設(shè)計提供了很大方便。應(yīng)該注意的是，在硬件設(shè)計時LVDS信號兩極的PCB走線要匹配，并且注意匹配電阻網(wǎng)絡(luò)的接入。

TS201的鏈路口有1bit和4bit兩種傳輸方式，本文以4bit為例進(jìn)行設(shè)計。圖4給出的信號都是經(jīng)LVDS轉(zhuǎn)換后的信號。由于TS201的收發(fā)做成了兩個單獨(dú)的通道，F(xiàn)PGA的設(shè)計也應(yīng)該相應(yīng)地設(shè)計為兩個通道，真正做到全雙工通信，收發(fā)互不影響。接收與發(fā)送部分與TS101的設(shè)計基本相同，發(fā)送部分也采用外部中斷方式通知DSP接收鏈路口數(shù)據(jù)。TS201的通信握手信號有ACK和BCMP#信號。其中ACK信號用來通知接收準(zhǔn)備好，在實時信號處理中，一般不允許數(shù)據(jù)傳輸?shù)牡却?，故將這個信號置為準(zhǔn)備好。BCMP#信號用于通知數(shù)據(jù)塊傳輸?shù)慕Y(jié)束，當(dāng)能確定DMA傳輸數(shù)據(jù)個數(shù)時，可以將此引腳懸空。

TS201鏈路口的收發(fā)機(jī)制非常相似，本文僅給出發(fā)送數(shù)據(jù)時序圖，如圖5所示。L1_IRQ是FPGA發(fā)給DSP的外部中斷，用來通知DSP收數(shù)據(jù)；L1_ACKI是DSP的接收準(zhǔn)備好信號；R_BUF_EN是讀發(fā)送緩存使能信號；鏈路口時鐘L1_CLKOUT是以讀緩存時鐘R_CLK下降沿的二次分頻，對應(yīng)從緩存中讀出的4bit鏈路口數(shù)據(jù)L1_DA-To。注意這里讀緩存及時鐘分頻時會有納秒級的延遲。

3 DSP的相應(yīng)設(shè)置

TS101和TS201的鏈路口都配置了控制寄存器(LCTLX)和狀態(tài)奇存器(LSTATx)兩組寄存器。LCTLx用來控制鏈路口的傳輸，LSTATx用來通知鏈路口的工作狀態(tài)。TS101鏈路口時鐘頻率可以是核時鐘的8、4、3或2分頻，通過設(shè)置LCTLx中的SPD位米完成，本文設(shè)計將SPD位置000，即為核時鐘8分頻。由于TS201的接收發(fā)送通道獨(dú)立，所以其控制寄存器分為接收控制寄存器(LRCTLx)和發(fā)送控制寄存器(LTCTLx)。TS101鏈路口發(fā)送時鐘頻率可以與核時鐘相同或為其4、2、1.5分頻，通過設(shè)置LTCTLx中SPD位來完成。本文設(shè)計將SPD位置100，即為核時鐘4分頻，并將LRCTLx／LTCTLx中(接TDSIZE位置1，設(shè)置成4bit傳輸方式。如果BCMP#信號懸空，注意一定要將LRCTLx巾RBCMPE位置0。

有兩種方法啟動DSP的鏈路口DMA傳輸：利用鏈路中斷和利用DSP的四個外部中斷(IRQ0～I(xiàn)RQ3)。兩種中斷方式都需要在中斷服務(wù)程序中對DMA的TCB寄存器進(jìn)行配置來啟動鏈路口的接收DMA通道。鑒于外部中斷的優(yōu)先級高于鏈路口中斷，可以避免數(shù)據(jù)丟失，本文設(shè)計的通信方式均以外部中斷方式通知DSP接收數(shù)據(jù)。在DMA的TCB寄存器配置過程中，為了保證程序不被其他中斷打斷，可以在中斷服務(wù)程序開始時就把所有其他中斷屏蔽掉，存中斷服務(wù)程序返回之前再把屏蔽掉的中斷位還原。

本文對TigerSHARC系列的兩種典型DSP芯片的鏈路口進(jìn)行了分析和比較，并給出了FPGA與這兩種DSP芯片進(jìn)行鏈路口通倍的具體方法。在FPGA內(nèi)部實現(xiàn)了DSP鏈路口的設(shè)計，同時給出了DSP進(jìn)行鏈路口通信的具體設(shè)置方法。由于實時處理中數(shù)據(jù)的重發(fā)會嚴(yán)重影響處理的實時性，故本文的鏈路口通信設(shè)計沒有對所傳輸?shù)臄?shù)據(jù)進(jìn)行校驗。本文給出的基于FPGA路口設(shè)計具有很強(qiáng)的通用性，可以應(yīng)用于基于TS101／TS201的多種應(yīng)用系統(tǒng)中，提高系統(tǒng)內(nèi)部的通信能力；也可用于板間DSP的數(shù)據(jù)傳輸，提高系統(tǒng)外部的通信能力。