基于FPGA+DSP的紅外信息數據處理系統(tǒng)設計

3控制信息處理模塊的硬件設計

控制信息處理板由處理器、時鐘及復位電路、存儲器、數字脈沖計數與邏輯控制電路、模數轉換A/D電路和指示燈電路組成。如圖3所示。

控制信息處理板信號處理器采用TMS320F2812，由30 MHz晶體提供輸入工作時鐘，16位總線寬度，可訪問128 kW的片上程序存儲空間和64 kW的數據存儲空間，具有三級外部中斷。時鐘電路采用外部晶振為F2812提供30 MHz的時鐘輸入，由內部PLL電路配置F2812工作時鐘為120 MHz，外部總線工作時鐘為60 MHz.復位電路由本板的LDO電源轉換器輸出，復位輸入經CPLD的邏輯控制均產生控制信息處理板DSP的復位?？刂菩畔⑻幚戆逯饕幸韵麓鎯ζ髋渲茫篎2812片內存儲器包括：18 kW的SARAM、128 kB的Flash、4kB的Boot Rom.片外存儲空間包括：512kB的SRAM、1 kB的飛控計算機雙口存儲空間、3路數字脈沖計數電路的數據寄存器及板上2片A/D轉換器的數據端口地址等。

可編程邏輯CPLD電路完成控制信息處理板的3路數字脈沖計數、復位電路和譯碼邏輯等，譯碼邏輯由F2812的外部存儲器片選信號和高位地址線一并通過邏輯譯碼產生訪問A/D芯片及與飛控模塊接口的片選信號。

CPLD實現對3路數字脈沖信號進行計數測頻的原理是;將3路數字脈沖信號經CPLD測頻電路對脈沖信號進行計數處理后，通過軟件編程由F2812定時讀取。

2片A/D轉換器實現9路模擬量輸入的模數轉換，A/D電路見圖4.系統(tǒng)輸入9路差分交流模擬信號，這9路模擬信號需使用差分運放調整至0~+5 V，同時輸入到A/D轉換器，采樣時鐘由CPLD控制。

4軟件功能設計

圖像控制信息處理系統(tǒng)結構復雜、接口繁多。因篇幅限制，僅對驗證其是否滿足成像導引系統(tǒng)和目標信號處理系統(tǒng)指標要求的BIT測試方法作了簡要介紹。A/D測試選用數字化FFT方法進行，Flash和RAM類的測試用讀寫比較片內空間數據完成判斷，接口類測試通過硬件接口從外部輸入模擬信號后運行軟件對運算結果進行閾值判斷實現，圖像數據傳輸率測試通過EMIF總線與FPCA內部的同步雙口RAM配置為主從式測試回路方法而實現。而BIT測試結果則通過RS422接口轉RS232接口，連接PC機顯示。測試結果顯示直觀，局部電路出現故障易于定位。

5結束語

文中針對彈載計算機紅外圖像信息處理的需求，以DSP(TMS320C6414)處理器+FPGA(XC2V2000-FG676)為核心開發(fā)了數據處理系統(tǒng)，進行了軟硬件設計。經測試結果表明，該系統(tǒng)具有較強的處理能力，調試方便，在發(fā)生硬件故障時易于定位。